一种三应变三多晶平面BiCMOS集成器件及制备方法技术

本发明专利技术公开了一种三应变、三多晶平面BiCMOS集成器件及制备方法，在衬底片上制备埋层，生长N型Si外延，制备深槽隔离，制备集电极接触区，再制备基区和发射区，然后形成SiGe?HBT器件；刻蚀出NMOS和PMOS器件有源区深槽，在槽中分别选择性外延生长：P型Si层、P型SiGe渐变层、P型SiGe层、P型应变Si层作为NMOS器件有源区和N型Si层、N型应变SiGe层、N型Si帽层作为PMOS器件有源区；制备虚栅极，进行MOS器件轻掺杂源漏（LDD）注入，制备侧墙，自对准形成MOS器件源漏；刻蚀虚栅，淀积SiON栅介质层和W-TiN复合栅，形成CMOS结构，最终构成BiCMOS电路。该方法充分利用电子迁移率高的张应变Si和空穴迁移率高的压应变SiGe分别作为NMOS和PMOS器件的导电沟道，有效地提高了BiCMOS集成电路的性能。

【技术实现步骤摘要】

本专利技术属于半导体集成电路
，尤其涉及ー种三应变、三多晶平面BiCMOS集成器件及制备方法。
技术介绍
1958年出现的集成电路是20世纪最具影响的专利技术之一。基于这项专利技术而诞生的微电子学已成为现有现代技术的基础，加速改变着人类社会的知识化、信息化进程，同时也改变了人类的思维方式。它不仅为人类提供了强有力的改造自然的工具，而且还开拓了一个广阔的发展空间。半导体集成电路已成为电子エ业的基础，人们对电子エ业的巨大需求，促使该领域的发展十分迅速。在过去的几十年中，电子エ业的迅猛发展对社会发展及国民经济产生了巨大的影响。目前，电子エ业已成为世界上规模最大的エ业，在全球市场中占据着很大的份额，产值已经超过了 10000亿美元。硅材料作为半导体材料应用经历了 50多年，传统的Si CMOS和BiCMOS技术以其低功耗、低噪声、高输入阻抗、高集成度、可靠性好等优点在集成电路领域占据着主导地位，并按照摩尔定律不断的向前发展。目前，全球90%的半导体市场中，都是Si基集成电路。但是随着器件特征尺寸减小、集成度和复杂性的增强，出现了一系列涉及材料、器件物理、器件结构和エ艺技术等方面的新问题。特别是当IC芯片特征尺寸进入纳米尺度，从器件角度看，纳米尺度器件中的短沟效应、强场效应、量子效应、寄生參量的影响、エ艺參数涨落等问题对器件泄漏电流、亚阈特性、开态、关态电流等性能的影响越来越突出，电路速度和功耗的矛盾也将更加严重，另ー方面，随着无线移动通信的飞速发展，对器件和电路的性能，如频率特性、噪声特性、封装面积、功耗和成本等提出了更高的要求，传统硅基エ艺制备的器件和集成电路尤其是模拟和混合信号集成电路，越来越无法满足新型、高速电子系统的需求。为了提高器件及集成电路的性能，研究人员借助新型的半导体材料如GaAs、InP等，以获得适于无线移动通信发展的高速器件及集成电路。尽管GaAs和InP基化合物器件频率特性优越，但其制备エ艺比Siエ艺复杂、成本高，大直径单晶制备困难、机械强度低，散热性能不好，与Siエ艺难兼容以及缺乏象Si02那样的钝化层等因素限制了它的广泛应用和发展。由于Si材料载流子材料迁移率较低，所以采用Si BiCMOS技术制造的集成电路性能，尤其是频率性能，受到了极大的限制；而对于SiGe BiCMOS技术，虽然双极晶体管采用了 SiGe HBT，但是对于制约BiCMOS集成电路频率特性提升的单极器件仍采用Si CMOS，所以这些都限制BiCMOS集成电路性能地进ー步提升。
技术实现思路
本专利技术的目的在于提供ー种三应变、三多晶平面BiCMOS集成器件及制备方法，以实现利用电子迁移率高的张应变Si和空穴迁移率高的压应变SiGe分别作为NMOS和PMOS器件的导电沟道，有效地提高BiCMOS器件及其集成电路的性能。本专利技术的目的在于提供ー种三应变、三多晶平面BiCMOS集成器件，应变Si平面沟道NMOS器件、应变SiGe平面沟道PMOS器件及三多晶SiGe HBT器件。进一歩、NMOS器件导电沟 道为应变Si材料，沿沟道方向为张应变。进一歩、PMOS器件导电沟道为应变SiGe材料，沿沟道方向为压应变。进一歩、PMOS器件采用量子阱结构。进一歩、SiGe HBT器件的基区为应变SiGe材料。进一歩、SiGe HBT器件的发射极、基极和集电极都采用多晶硅材料。进一歩、SiGe HBT器件制备过程采用自对准エ艺，并为全平面结构。本专利技术的目的在于提供ー种三应变、三多晶平面BiCMOS集成器件的制备方法，该制备方法包括如下步骤第一歩、选取掺杂浓度为5 X IO14 5 X IO15CnT3的P型Si片作为衬底；第二步、在衬底表面热氧化一厚度为300 500nm的SiO2层，光刻埋层区域，对埋层区域进行N型杂质的注入，并在800 950°C，退火30 90min激活杂质，形成N型重掺杂埋层区域；第三步、去除表面多余的氧化层，外延生长ー层掺杂浓度为IXlO16 IXlO17cnT3的Si层，厚度为2 3μπι，作为集电区；第四步、在衬底表面热氧化ー层厚度为300 500nm的SiO2层，光刻隔离区域，利用干法刻蚀エ艺，在深槽隔离区域刻蚀出深度为3飞μ m的深槽；利用化学汽相淀积(CVD)的方法，在600 8000C，在深槽内填充SiO2，用化学机械抛光(CMP)方法，去除表面多余的氧化层，形成深槽隔离；第五步、利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面淀积ー层厚度为50(T700nm的SiO2层，光刻集电极接触区窗ロ，对衬底进行磷注入，使集电极接触区掺杂浓度为I X IO19 I X IO20Cm^3,形成集电极接触区域，再将衬底在950 1100°C温度下，退火15 120s，进行杂质激活；第六步、刻蚀掉衬底表面的氧化层，利用化学汽相淀积(CVD)方法，在600 800 °C,在衬底表面淀积ニ层材料第一层为SiO2层，厚度为2(T40nm;第二层为P型Poly-Si 层，厚度为 20(T400nm，掺杂浓度为 I XlO2ci I X IO21CnT3 ；第七步、光刻Poly-Si，形成外基区，利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积SiO2层，厚度为20(T400nm，利用化学机械抛光(CMP)的方法去除Poly-Si 表面的 SiO2 ；第八步、利用化学汽相淀积(CVD)方法，在600 800°C，淀积ー层SiN层，厚度为5(Tl00nm，光刻发射区窗ロ，刻蚀掉发射区窗口内的SiN层和Poly-Si层；再利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积ー层SiN层，厚度为l(T20nm，干法刻蚀掉发射窗SiN，形成侧墙；第九步、利用湿法刻蚀，对窗ロ内SiO2层进行过腐蚀，形成基区区域，利用化学汽相淀积(CVD)方法，在600 750°C，在基区区域选择性生长SiGe基区，Ge组分为15 25%，掺杂浓度为5 X IO18 5 X 1019cnT3，厚度为2(T60nm ；第十步、光刻集电极窗ロ，利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积Poly-Si，厚度为20(T400nm，再对衬底进行磷注入，并利用化学机械抛光(CMP)去除发射极和集电极接触孔区域以外表面的Poly-Si，形成发射极和集电极；第^^一步、利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积SiO2层，光刻集电极接触孔，并对该接触孔进行磷注入，以提高接触孔内的Poly-Si的掺杂浓度，使其达到1父1019 1\102°011_3，最后去除表面的3102层； 第十二步、利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积SiO2层，在950 1100°C温度下，退火15 120s，进行杂质激活；在衬底表面利用化学汽相淀积(CVD)的方法，在600 800°C，淀积ー SiO2层；第十三步、光刻NMOS器件有源区，利用干法刻蚀エ艺，在NMOS器件有源区刻蚀出深度为I. 92 2. 82 μ m的深槽；然后在深槽中，利用化学汽相淀积(CVD)的方法，在600 750°C，连续生长四层材料第一层是厚度为200 400nm的P型本文档来自技高网...

【技术保护点】
一种三应变三多晶平面BiCMOS集成器件，其特征在于，应变Si平面沟道？NMOS器件、应变SiGe平面沟道PMOS器件及三多晶SiGe？HBT器件。

【技术特征摘要】

【专利技术属性】
技术研发人员：胡辉勇，宋建军，宣荣喜，舒斌，张鹤鸣，李妤晨，吕懿，郝跃，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：