沟栅场效应晶体管结构及其形成方法技术

本发明专利技术公开了一种沟栅场效应晶体管结构及其形成方法。一种结构，包括单片集成沟槽FET和肖特基二极管，所述结构进一步包括：外延层，布置在基板上；栅极沟槽，延伸到所述外延层内，所述栅极沟槽具有布置其内的凹入式栅极以及布置在所述凹入式栅极上的电介质材料；源极区，位于所述栅极沟槽的侧面；接触开口，延伸到所述外延层中；以及导体层，布置在所述接触开口中并且电接触所述源极区和所述外延层，所述导体层与所述外延层形成肖特基接触。

【技术实现步骤摘要】

本专利技术总体涉及功率半导体技术，并且尤其是涉及积累型和增强型沟栅(trenched-gate)场效应晶体管(FET)及其制造方法。
技术介绍
功率电子应用中的关键部件是固态开关。从汽车应用中的点火控制到电池驱动的电子消费品、再到工业应用中的功率转换器，都需要一种最佳地适合具体应用要求的电源开关。固态开关，例如包括功率金属氧化物半导体场效应晶体管(功率M0SFET)、绝缘栅双极晶体管(IGBT)和各种类型的半导体闸流管，已经持续发展以满足这种要求。在功率MOSFET的情况下，已经开发出很多技术，其中包括例如，具有横向沟道(channel)的双扩散结构(DMOS)(例如，Blanchard等人的美国专利第4，682，405号)、沟栅结构(例如，Mo等人的美国专利第6，429，481号)以及用于晶体管漂移区的电荷平衡的各种技术(例如，Temple的美国专利第4，941，026号；Chen的美国专利第5，216，275号；以及Neilson的美国专利第6，081，009号)，以满足不同的并且经常是有竞争性的性能要求。电源开关的一些规定的性能特性是它的导通电阻(on-resistance)、击穿电压(breakdown voltage)和开关速度(转换速度，switching speed)。根据具体应用的需要，不同的重点放在各性能指标(性能标准)上。例如，对于大于约300-400伏特的电源应用来说，与功率MOSFET相比，IGBT显示出了固有的较低导通电阻，但是由于其缓慢的关闭特性(turn off characteristic)它的开关速度较低。因此，对于需要低导通电阻的具有低开关频率的大于400伏特的应用来说，IGBT是优选的开关，而功率MOSFET经常是对于较高频率应用的精选器件。如果给定应用的频率要求规定了所使用的开关类型，那么电压要求就决定了具体开关的结构组成。例如，在功率MOSFET的情况下，由于漏极-源极导通电阻RDSon和击穿电压之间的比例关系，在保持低RDSon的同时提高晶体管的电压特性是具有挑战性的。已经开发出了晶体管漂移区的各种电荷平衡结构，以不同程度成功地战胜了这种挑战。两种不同的场效应晶体管是积累型FET和增强型FET。在传统的积累型FET中，由于没有形成反型沟道(反向沟道，inversion channel)，因而沟道电阻消除了，从而改善了晶体管功率处理能力及其效率。而且，由于没有pn本体二极管(体二极管，body diode),减少了同步整流电路中由pn 二极管引起的损失。传统积累型晶体管的缺点在于漂移区需要是低掺杂(轻掺杂，lightly doped)的以支持足够高的反偏压。然而，低掺杂的漂移区导致了较高的导通电阻和较低的效率。类似地，在增强型FET中，提高晶体管的击穿电压经常是以较高导通电阻为代价的，反之亦然。 器件性能参数也受制造工艺的影响。已经通过开发各种改进的处理技术，来进行各种尝试，以解决部分这些挑战。无论是在超轻便的消费电子器件(consumer electronicdevice)中，还是在通信系统的路由器和集线器中，电源开关的各种应用随着电子工业的发展而增长。电源开关因此属于具有高开发潜力的半导体器件。
技术实现思路
本专利技术针对功率器件以及它们的制造方法提供了各种具体实施方式。概括地，根据本专利技术的一个方面，肖特基(Schottky) 二极管优选地与积累型FET或增强型FET集成于单个单元(single cell)内。根据本专利技术的其它方面，提供了制造具有自对准特征以及其它优点和特征的各种功率晶体管结构的方法。根据本专利技术的一种具体实施方式,单片集成(monolithically integrated)场效应晶体管和肖特基二极管包括延伸到半导体区内的栅极沟槽。具有基本三角形形状的源极区位于栅极沟槽的每一侧的侧面。接触开口延伸到相邻栅极沟槽之间的半导体区域中。导体层填充接触开口以(a)沿每一源极区倾斜侧壁的至少一部分电接触源极区，以及(b)沿接触开口的底部电接触半导体区，其中，导体层与半导体区形成肖特基接触。根据本专利技术的另一具体实施方式，单片集成沟槽(monolithically integratedtrench)FET和肖特基二极管包括延伸到外延层内且终止于此的栅极沟槽，所述外延层在基板上延伸。每个栅极沟槽内具有凹入式栅极(recessed gate),在凹入式栅极顶上有电介质材料。外延层的传导类型(导电类型，conductivity type)与基板(衬底，substrate)相同，但是掺杂浓度比基板低。源极区位于栅极沟槽的每一侧的侧面，且每一源极区的顶面低于电介质材料的顶面。接触开口延伸到相邻栅极沟槽之间的外延层内。导体层填充接触开口以电接触源极区和外延层，并且与半导体区形成肖特基接触。外延层和源极区包括碳化娃、氮化镓、以及砷化镓中的一种。根据本专利技术的又一具体实施方式，单片集成沟槽FET和肖特基二极管包括延伸到第一传导型半导体区中的栅极沟槽，每一栅极沟槽内具有凹入式栅极，并在凹入式栅极的顶上有电介质材料。第一传导型源极区位于栅极沟槽的每一侧的侧面。每一源极区具有上表面，其相对于电介质材料的上表面是凹入的，所述电介质材料在相应的凹入式栅极的顶上。第二传导型的本体区(body region)沿每一栅极沟槽的侧壁在相应的源极区与半导体区之间延伸。接触开口延伸到相邻栅极沟槽之间的半导体区内。导体层填充接触开口并电接触源极区、本体区和半导体区，并且导体层与半导体区形成肖特基接触。根据本专利技术的另一具体实施方式，单片集成沟槽FET和肖特基二极管包括延伸到半导体区内的栅极沟槽，每一栅极沟槽内具有栅极，且在栅极的顶上有电介质材料。半导体源极间隔体(source spacer)位于栅极沟槽的每一侧的侧面，以使位于每两个相邻栅极沟槽之间的每一对相邻的半导体源极间隔体之间形成接触开口。导体层填充接触开口并且接触半导体源极间隔体和半导体区，而且与半导体区形成肖特基接触。根据本专利技术的另一具体实施方式，单片集成沟槽FET和肖特基二极管包括延伸到第一传导型半导体区内的栅极沟槽。第一传导型的源极区位于栅极沟槽的每一侧的侧面。屏蔽电极沿每一栅极沟槽的底部放置，并且通过屏蔽电介质层与半导体区绝缘。栅极位于每一沟槽中的屏蔽电极上方，并且栅极和屏蔽电极之间具有电介质层。电介质帽(电介质盖，dielectric cap)位于栅极上方。导体层接触源极区和半导体区，使得导体层与半导体区形成肖特基接触。以下结合附图，对本专利技术的这些和其它方面进行更详细地描述。附图说明图I是根据本专利技术示例性具体实施方式的具有集成的肖特基的沟栅积累 (accumulation)FET的简化横截面视图；图2A-2I是根据本专利技术示例性具体实施方式的简化横截面视图，其示出了用于形成图I中的集成的FET肖特基二极管结构的各工艺步骤；图3A-3E是根据本专利技术另一示例性具体实施方式的简化横截面视图，其示出了图2G-2I所示工艺步骤中的后一部分的步骤的替代工艺步骤；图3EE是替代具体实施方式的简化横截面视图，其中，图3A-3E工艺步骤中的电介质间隔体在形成顶侧导体层之前被移除了 ；图4是图3EE中结构的变型的简化横截面图，其中，屏蔽电极在栅极本文档来自技高网...

【技术保护点】
一种结构，包括单片集成沟槽FET和肖特基二极管，所述结构进一步包括：外延层，布置在基板上；栅极沟槽，延伸到所述外延层内并终止于此，所述栅极沟槽具有布置在其内的凹入式栅极以及布置在所述凹入式栅极上的电介质材料；源极区，位于所述栅极沟槽的侧面；接触开口，延伸到所述外延层中；以及导体层，布置在所述接触开口中并且电接触所述源极区和所述外延层，所述导体层与所述外延层形成肖特基接触。

【技术特征摘要】
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【专利技术属性】
技术研发人员：克里斯多佛·博古斯洛·科库，史蒂文·P·萨普，保尔·托鲁普，帝恩·E·普罗布斯特，罗伯特·赫里克，贝姬·洛斯伊，哈姆扎·耶尔马兹，克里斯托弗·劳伦斯·雷克塞尔，丹尼尔·卡拉菲特，
申请(专利权)人：飞兆半导体公司，
类型：发明
国别省市：