用于形成具有多个沟道的屏蔽栅沟槽ＦＥＴ的结构和方法技术

场效应晶体管（ＦＥＴ）包括一对延伸进入半导体区中的沟槽。每个沟槽包括位于沟槽底部中的第一屏蔽电极和位于沟槽上部的栅电极，该栅电极位于屏蔽电极的上方但与该屏蔽电极绝缘。第一导电类型的第一阱区和第二阱区在沟槽对之间半导体区中横向延伸并邻接该沟槽对的侧壁。该第一阱区和第二阱区通过第二导电类型的第一漂移区彼此垂直地隔开。栅电极和第一屏蔽电极相对于第一阱区和第二阱区设置，以使得当ＦＥＴ在导通状态下偏置时，在第一阱区和第二阱区的每一个中形成沟道。

【技术实现步骤摘要】
【国外来华专利技术】用于形成具有多个沟道的屏蔽栅沟槽FET的结构和方法
技术介绍
本专利技术总体上涉及半导体技术，更具体地涉及沿着每个沟槽侧壁形成具有多个沟道的屏蔽栅沟槽FET的结构和方法。屏蔽栅沟槽场效应晶体管(FET)比传统的FET更具优势，这是因为屏蔽电极减小 了栅-漏电容(Cgd)并改善了晶体管的击穿电压而不牺牲晶体管导通电阻。图1是传统的 屏蔽栅沟槽M0SFET100的简化截面图。N型外延层102在高度掺杂的η型衬底101上方延 伸。衬底101作为漏极接触区。在ρ型阱区104中形成高度掺杂的η型源区108和高度掺 杂的P型重本体区(heavy body region) 106，而ρ型阱区104形成在外延层102中。沟槽 110通过阱区104延伸并终止于由阱区104和衬底101所限定的外延层102的部分，其中该 部分通常被称为漂移区。沟槽110包括栅电极122下方的屏蔽电极114。栅电极122通过栅极电介质120 与阱区104绝缘。屏蔽电极114通过屏蔽电介质115与漏区绝缘。栅电极112和屏蔽电极 114通过极间电介质(IED)层116彼此绝缘。IED层116必需具有足够的质量和厚度以支 持在在操作过程中存在于屏蔽电极114和栅电极122之间的电势差。介电帽124覆盖栅电 极122并用于使栅电极122和顶侧互连层126绝缘。顶侧互连层126在该结构的上方延伸 并使重本体区106和源区108电接触。尽管栅电极122下的屏蔽电极114的绝缘提高了晶体管的某些性能特性(例如击 穿电压和Cgd)，但是很难实现进一步改善这些或其他电学和结构特性(例如晶体管导通电 阻Rdson和非钳位感应开关UIS特性)。这是由于用于提高FET某些电学特性的大多数已 知技术通常会对其他电学特性造成不利影响或要求对处理技术进行重大改变。因此，需要能够提高沟槽栅FET的各种电学特性而不损害其他电学特性的节约成 本的技术。
技术实现思路
场效应晶体管(FET)包括一对延伸进入半导体区中的沟槽。每个沟槽包括位于沟 槽下部第一屏蔽电极、和位于沟槽上部但与屏蔽电极绝缘的栅电极。第一导电类型的第一 阱区和第二阱区横向延伸进入该沟槽对之间的半导体区并邻接该沟槽对的侧壁。第一阱区 和第二阱区通过第二导电类型的第一漂移区垂直地彼此间隔。栅电极和第一屏蔽电极相对 于第一阱区和第二阱区形成，从而当FET在导通状态下处于偏置(bias)时，在第一阱区和 第二阱区的每一个中均形成沟道。在一个实施方式中，当FET在导通状态下处于偏置时，沿着邻接第一阱区和第二 阱区的每个沟槽侧壁的部分形成两个分离的沟道。在另一个实施方式中，第一阱区与每个沟槽中的栅电极横向地直接相邻，并且第 二阱区与每个沟槽中的第一屏蔽电极横向地直接相邻。在另一个实施方式中，第一阱区位于第二阱区的上方。FET进一步包括在沟槽对之 间的半导体区中横向延伸的第一导电类型的第三阱区。该第三阱区与邻接沟槽对的侧壁，并通过第二导电类型的第二漂移区与第二阱区垂直地隔开。 在另一个实施方式中，第一阱区位于第二阱区的上方。FET进一步包括在沟槽对之 间的半导体区中横向延伸的第一导电类型的第三阱区。该第三阱区邻接该沟槽对的侧壁， 并通过第二导电类型的第二漂移区与第二阱区垂直地隔开。第二屏蔽电极位于沟槽中，而 沟槽位于第一屏蔽电极的下方。第一屏蔽电极和第二屏蔽电极彼此绝缘。根据本专利技术的另一实施方式，形成FET的方法包括以下步骤。形成延伸进入第一 导电类型的半导体区的一对沟槽。在每个沟槽的下部形成屏蔽电极。在每个沟槽的上部形 成与屏蔽电极绝缘的栅电极。在该沟槽对之间的半导体区中形成第二导电类型的第一阱区 和第二阱区，以使得该第一阱区和第二阱区垂直地彼此间隔，并横向地邻接于该沟槽对的 侧壁。栅电极和第一屏蔽电极相对于第一阱区和第二阱区形成，从而当FET在导通状态下 处于偏置时在每个第一阱区和第二阱区中均形成沟道。在一个实施方式中，第一阱区与每个沟槽中的栅电极横向地直接相邻，并且第二 阱区与每个沟槽中的第一屏蔽电极横向地直接相邻。在另一实施方式中，该方法进一步包括以下步骤。形成衬于每个沟槽的下部侧壁 和底部的屏蔽电介质。形成衬于每个沟槽的上部侧壁的栅极电介质。在每个沟槽的上部侧 壁的侧面形成第二导电类型的源区。形成在第一阱区中延伸的第一导电类型的重本体区。在另一个实施方式中，第一阱区在第二阱区上方延伸，并且第一阱区在第二阱区 之前形成。在另一个实施方式中，第一阱区在第二阱区上方延伸，该方法进一步包括在该沟 槽对之间的半导体区中形成第一导电类型的第三阱区的步骤。该第三阱区邻接该沟槽对的 侧壁并与第二阱区垂直地隔开。结合附图以及本专利技术实施方式的如下具体描述，本专利技术的其他特征、特点和各种 优点会变得更加明显。附图说明图1是传统的屏蔽栅MOSFET的简化截面图；图2A是根据本专利技术的一种示例性实施方式的双沟道屏蔽栅MOSFET的简化截面 图；图2B是图2A中MOSFET的等效电路；图3A-图3C是根据本专利技术的示例性实施方式的各种多沟道屏蔽栅沟槽MOSFET的 简化截面图；图4A-图4E是根据本专利技术的一种示例性实施方式的用于制造双沟道屏蔽栅沟槽 FET的方法的简化截面图；图5A-5F是根据本专利技术的一种示例性实施方式的用于制造双沟道屏蔽栅沟槽FET 的另一种方法的简化截面图；图6是示出了沿着双沟道屏蔽栅FET的深度的电场分布的仿真结果图；图7是示出了每个传统的屏蔽栅FET和双沟道屏蔽栅FET的漏电流对漏电压的仿 真结果图；图8是示出了传统的屏蔽栅FET和双沟道屏蔽栅FET的栅-漏电荷Qgd对屏蔽电极上的电压的仿真结果图；和图9是示出了传统的屏蔽栅FET对双沟道屏蔽栅FET的漏-源击穿电压BVdss的 仿真结果图。具体实施方式 根据本专利技术的实施方式，描述了沿着每个沟槽侧壁具有多个沟道的屏蔽栅沟槽 FET及其制造方法。人们将会发现，这样的FET明显改善了现有技术中FET结构的某些性能 特性而不会牺牲晶体管的其他性能特性。这些改善包括更高的BVdss、更低的Rdson、更低 的栅电荷、和改善的UIS和突发击穿(snap back)特性。下面将参照图2A描述第一示例性 实施方式。图2A是根据本专利技术的一种示例性实施方式的双沟道屏蔽栅功率MOSFET的简化截 面图。下漂移区210在半导体衬底205a上方延伸。下漂移区210和衬底205a都是η型的。 P型屏蔽阱区215覆盖下漂移区210。η型导电性的上漂移区220覆盖屏蔽阱区215。ρ型 导电性的栅极阱区225覆盖上漂移区220。下漂移区210、屏蔽阱区215、上漂移区220和栅极阱区225形成半导体堆叠。沟 槽230延伸通过该半导体堆叠在下漂移区210中终止。高度掺杂的η型源区245a在栅极 阱区225和侧面的上部沟道侧壁中延伸。高度掺杂的ρ型重本体区249在相邻的源区245a 之间的栅极阱区249中延伸。沟槽230包括衬于沟槽230的下部侧壁和底部的屏蔽介电层242 (例如，包含氧化 层和氮化层中的一者或二者)。将屏蔽电极235a(例如，包含掺杂或未掺杂的多晶硅)置于 在沟槽230的下部。屏蔽电极235a通过屏蔽电介质242与相邻的半导体区绝缘。在一个 实施方式中，屏蔽电介质242的厚度范围为300-本文档来自技高网...

【技术保护点】
一种场效应晶体管（ＦＥＴ），包含：延伸进入半导体区的一对沟槽；第一屏蔽电极，位于每个沟槽的下部中；栅电极，位于每个沟槽的上部中，所述栅电极位于所述屏蔽电极上方但通过极间电介质与所述屏蔽电极绝缘；和第一导电类型的第一阱区和第二阱区，其在所述沟槽对之间的所述半导体区中横向延伸，所述第一阱区和第二阱区邻接所述沟槽对的侧壁，所述第一阱区和第二阱区通过第二导电类型的第一漂移区垂直地彼此间隔，其中，所述栅电极和所述第一屏蔽电极相对于所述第一阱区和第二阱区设置，以使得当所述ＦＥＴ在导通状态下偏置时，在所述第一阱区和第二阱区的每一个中形成沟道。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：潘南西，
申请(专利权)人：飞兆半导体公司，
类型：发明
国别省市：US[美国]