分离式栅闪存结构制造技术

本发明专利技术涉及半导体制造技术领域，尤其涉及一种分离式栅闪存结构，通过设置部分位于L形字线栅的水平部分之上的控制栅的下表面低于浮栅的上表面使得控制栅与浮栅具有部分纵向交叠区域，以增加控制栅和浮栅的耦合面积，从而提高了控制栅对浮栅的耦合系数，进而提高了闪存写入效率；并通过设置浮栅临近擦除栅的拐角为圆角，使得在后续成膜时能形成厚度均匀质量较高的隧穿氧化层，改善了擦除衰退的现象；同时通过设置T形结构的擦除栅的水平部分位于部分浮栅之上使得擦除栅与浮栅具有部分水平交叠区域，以增加擦除栅和浮栅的耦合面积，从而提高了擦除栅对浮栅的耦合系数。

【技术实现步骤摘要】

本专利技术涉及半导体制造
，尤其涉及一种分离式栅闪存结构。
技术介绍
目前，在分离式栅(splitgate)结构的闪存中，写入(program)效率和擦除速度是两个重要质量指标。控制栅(Controlgate)对浮栅(floatinggate)的耦合系数对写入的速度起着至关重要的作用；在同样的操作条件下，更高的耦合系数能带来更快的写入速度；而浮栅和擦除栅之间的隧穿氧化层的电介质强度对擦除性能的衰退影响至关重要。现有的工艺基于传统的电容结构，即平面型上下极板，实现控制栅对浮栅的耦合作用，给浮栅提供源端热电子注入(Source-sidehotelectroninjection)时必需的电压。耦合效率(系数)受限于极板间距，耦合面积和中间介质介电常数，在保持间距和介电常数的情况下，很难提高耦合系数。在分离式栅结构的闪存中，擦除通过浮栅和擦除栅之间多晶硅对多晶硅福勒一诺德海姆电子遂穿效应(poly-to-polyFowler-Nordheimelectrontunneling)来实现，该物理现象发生在浮栅和擦除栅接触的拐角(corner)。擦除时(Erase)在电场作用下，浮栅拐角处发生电子遂穿效应(electrontunneling)，每次擦除电子都要穿过隧穿氧化层，如果氧化层本征质量较差，那么在强电场作用下，经过多次循环之后隧穿氧化物会受到损伤，擦除速度会逐渐变慢(Erasedegradation)。在目前的结构模型下，浮栅拐角处形状比较尖锐，在后续工艺中，容易造成隧穿氧化层成膜质量和厚度均匀性较差，并且在擦除时会形成较强电场，损伤氧化层，造成擦除速度的衰退。这些都是本领域技术人员所不期望看到的。
技术实现思路
针对上述存在的问题，本专利技术公开了一种分离式栅闪存结构，包括：衬底，设置有源区和漏区；擦除栅，设置于所述源区之上；分栅结构，设置于所述源区和漏区之间的所述衬底之上，所述分栅结构包括浮栅、控制栅以及包括一个水平部分和一个垂直部分的L形字线栅，且所述L形字线栅的水平部分的上表面低于所述浮栅的上表面；其中，所述控制栅设置于所述浮栅和所述L形字线栅的水平部分之上，且部分位于所述L形字线栅的水平部分之上的所述控制栅的下表面低于所述浮栅的上表面使得所述控制栅与所述浮栅具有部分纵向交叠区域，以增加所述控制栅和所述浮栅的耦合面积。上述的分离式栅闪存结构，其中，所述L形字线栅的水平部分比所述控制栅的厚度薄180～220埃。上述的分离式栅闪存结构，其中，所述L形字线栅的材质为多晶硅或金属。上述的分离式栅闪存结构，其中，所述浮栅为方体结构，且所述浮栅临近所述擦除栅的拐角设置为圆角。上述的分离式栅闪存结构，其中，所述擦除栅的形状为包括水平部分和垂直部分的T形结构，且所述T形结构的水平部分位于部分所述浮栅之上使得所述擦除栅与所述浮栅具有部分水平交叠区域，以增加所述擦除栅和所述浮栅的耦合面积。上述的分离式栅闪存结构，其中，所述分栅结构和所述擦除栅之间设置有遂穿氧化层。上述的分离式栅闪存结构，其中，所述L形字线栅和所述衬底之间设置有栅介质层。上述的分离式栅闪存结构，其中，所述栅介质层的材质为二氧化硅或高介电常数材料。上述专利技术具有如下优点或者有益效果：本专利技术公开了一种分离式栅闪存结构，通过设置部分位于L形字线栅的水平部分之上的控制栅的下表面低于浮栅的上表面使得控制栅与浮栅具有部分纵向交叠区域，以增加控制栅和浮栅的耦合面积，从而提高了控制栅对浮栅的耦合系数CR(couplingratio)，进而提高了闪存写入效率；并通过设置浮栅临近擦除栅的拐角为圆角，使得在后续成膜时能形成厚度均匀质量较高的隧穿氧化层，改善了擦除衰退的现象；同时通过设置T形结构的擦除栅的水平部分位于部分浮栅之上使得擦除栅与浮栅具有部分水平交叠区域，以增加擦除栅和浮栅的耦合面积，从而提高了擦除栅对浮栅的耦合系数。附图说明通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、外形和优点将会变得更加明显。在全部附图中相同的标记指示相同的部分。并未可以按照比例绘制附图，重点在于示出本发明的主旨。图1是本专利技术实施例一中分离式栅闪存结构的结构示意图；图2是本专利技术实施例二中分离式栅闪存结构的结构示意图。具体实施方式下面结合附图和具体的实施例对本专利技术作进一步的说明，但是不作为本专利技术的限定。实施例一：如图1所示，本实施例涉及一种分离式栅闪存结构，该闪存结构包括设置有源区22和漏区21的衬底1、设置于源区22之上的擦除栅7，设置于源区22和漏区21之间的衬底1之上的分栅结构，且该分栅结构包括浮栅5、控制栅6以及包括一个水平部分和一个垂直部分的L形字线栅4，且L形字线栅4的水平部分的上表面低于浮栅的上表面；其中，控制栅6设置于浮栅5和L形字线栅4的水平部分之上，且部分位于L形字线栅4的水平部分之上的控制栅6的下表面低于浮栅5的上表面使得控制栅6与浮栅5具有部分纵向交叠区域(即控制栅6部分纵向包围浮栅5)，以增加控制栅6和浮栅5的耦合面积，从而可以提高控制栅6对浮栅5的耦合系数，进而可以提高闪存写入效率，其中，设置L形的字线栅可以降低字线栅4水平部分的厚度，为控制栅6和浮栅5形成部分纵向交叠区域释放空间。在实施例中，与传统技术相比，控制栅6和浮栅5在水平面的面积不变。在此基础上，进一步的，上述L形字线栅4的水平部分比控制栅6的厚度薄180～220埃(例如180埃、190埃、200埃或220埃等)。在本专利技术一个优选的实施例中，上述L形字线栅4的材质为多晶硅或金属。在本专利技术的一个优选的实施例中，上述L形字线栅4和衬底1之间设置有栅介质层3。在此基础上，进一步的，栅介质层3的材质可以为二氧化硅，也可以为高介电常数材料，从而可以优化阈值电压(Vt)以及显著的减小选择栅(selectgate，简称SG)(该选择栅即字线栅)的栅介质漏电流。在本专利技术一个优选的实施例中，上述分栅结构和擦除栅7之间设置有遂穿氧化层8。在本专利技术的一个优选的实施例中，上述擦除栅7的形状可以为T形。在本专利技术的一个优选的实施例中，上述分栅结构和擦除栅7之间(也可以说是浮栅5和控制栅6形成的堆叠结构和擦除栅7之间)设置有遂穿氧化层8。在本专利技术的一个优本文档来自技高网...

【技术保护点】
一种分离式栅闪存结构，其特征在于，包括：衬底，设置有源区和漏区；擦除栅，设置于所述源区之上；分栅结构，设置于所述源区和漏区之间的所述衬底之上，所述分栅结构包括浮栅、控制栅以及包括一个水平部分和一个垂直部分的L形字线栅，且所述L形字线栅的水平部分的上表面低于所述浮栅的上表面；其中，所述控制栅设置于所述浮栅和所述L形字线栅的水平部分之上，且部分位于所述L形字线栅的水平部分之上的所述控制栅的下表面低于所述浮栅的上表面使得所述控制栅与所述浮栅具有部分纵向交叠区域，以增加所述控制栅和所述浮栅的耦合面积。

【技术特征摘要】
1.一种分离式栅闪存结构，其特征在于，包括：
衬底，设置有源区和漏区；
擦除栅，设置于所述源区之上；
分栅结构，设置于所述源区和漏区之间的所述衬底之上，所述分
栅结构包括浮栅、控制栅以及包括一个水平部分和一个垂直部分的L
形字线栅，且所述L形字线栅的水平部分的上表面低于所述浮栅的上
表面；
其中，所述控制栅设置于所述浮栅和所述L形字线栅的水平部分
之上，且部分位于所述L形字线栅的水平部分之上的所述控制栅的下
表面低于所述浮栅的上表面使得所述控制栅与所述浮栅具有部分纵
向交叠区域，以增加所述控制栅和所述浮栅的耦合面积。
2.如权利要求1所述的分离式栅闪存结构，其特征在于，所述
L形字线栅的水平部分比所述控制栅的厚度薄180～220埃。
3.如权利要求1所述的分离式栅闪存结构，其特征在于，所述
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【专利技术属性】
技术研发人员：安西琳，周俊，李赟，
申请(专利权)人：武汉新芯集成电路制造有限公司，
类型：发明
国别省市：湖北;42