大尺寸器件及其在后栅极工艺中的制造方法技术

本公开提供了一种集成电路器件及其制造方法。在示例中，集成电路器件包括：设置在衬底上方的栅结构；设置在衬底中的源区和漏区，其中栅结构介于源区和漏区之间；以及插在栅结构中的至少一个柱状部件。

【技术实现步骤摘要】

本专利技术涉及一种集成电路器件及其制造方法。
技术介绍
半导体集成电路(IC)工业已经经历了快速的成长。在IC发展的期间内，当几何 尺寸(即利用制造工艺制作的最小部件(或线))缩小时，功能密度(即，在单位芯片面积内的互连元件数)已普遍地增加。通过提高生产效率并且降低关联成本，这种缩减的工艺普遍地产生了效益。这种按比例缩减还增加了处理和制造IC的复杂性，并且对于这些将要实现的改进，还需要对IC制造做出类似的改进。
技术实现思路
根据本专利技术的一方面，提供一种集成电路器件，包括设置在衬底上的栅结构；设置在衬底中的源区和漏区，其中所述栅结构介于所述源区和所述漏区之间；以及嵌入在所述栅结构中的至少一个柱状部件。优选地，所述柱状部件的顶部表面与所述栅结构的顶部表面基本在同一平面上。优选地，所述柱状部件包括电介质部件。优选地，所述电介质部件包括层间介电层的一部分、间隔件、以及前述的组合之O优选地，所述电介质部件是氧化物部件。优选地，所述柱状部件的长度沿着与所述栅结构的长度基本垂直的方向延伸，并且所述柱状部件的宽度沿着与所述栅结构的宽度基本垂直的方向延伸。优选地，所述源区和所述漏区之间的所述衬底中的所述栅结构下方限定了沟道，并且所述柱状部件的长度沿着平行于所述沟道的方向延伸。优选地，所述栅结构包括设置在所述半导体衬底上方的栅介电层，以及设置在所述栅介电层上方的栅电极；以及所述柱状部件延伸穿过所述栅介电层和所述栅电极。优选地，在至少一个掺杂部件下方设置掺杂区。根据本专利技术的另一方面，本专利技术提供一种晶体管，包括栅堆叠件，所述栅堆叠件设置在半导体衬底上方；源区和漏区，所述源区和所述漏区设置在所述衬底中，其中所述栅堆叠件介于所述源区和所述漏区之间；以及电介质部件，所述电介质部件嵌入在所述栅堆叠件中，所述电介质部件的顶部表面与所述栅堆叠件的顶部表面基本在同一平面上。优选地，嵌入在所述栅堆叠件中的所述电介质部件延伸穿过所述栅堆叠件的栅电极和栅介电层。优选地，所述电介质部件的长度沿着与所述栅堆叠件的长度基本垂直的方向延伸，以及所述电介质部件的宽度沿着与所述栅堆叠件的宽度基本垂直的方向延伸。优选地，其中所述电介质部件包括氧化物材料。根据本专利技术的又一方面，提供一种方法，包括提供半导体衬底；在所述半导体衬底上方形成具有开口的栅堆叠件；在所述栅堆叠件的所述开口中形成柱状部件；以及利用金属层替换所述栅堆叠的伪层。优选地，在所述栅堆叠件的所述开口中形成所述柱状部件包括形成用于所述栅堆叠件的间隔件，其中所述间隔件部分地填充所述开口 ；以及在所述半导体衬底上方形成层间介电层，其中所述层间介电层填充所述开口。 优选地，其中在所述半导体衬底上方形成具有开口的栅堆叠件包括在半导体衬底上方形成栅介电层；在所述栅介电层上方形成多晶硅层；在所述多晶硅层上方形成硬掩模层；图案化所述硬掩模层，其中所述图案化的硬掩模层露出部分所述多晶硅层；以及蚀刻所述露出的多晶硅层以及在所述露出的多晶硅层下面的所述栅介电层，以便余留的硬掩模层、多晶硅层、以及栅介电层中包括所述开口。优选地，其中图案化所述硬掩模层包括在所述硬掩模层上执行第一图案化工艺；以及在所述硬掩模层上执行第二图案化工艺，其中所述第二图案化工艺限定所述栅堆叠件中的所述开口。优选地，所述第二图案化工艺限定了所述开口，所述开口的长度沿着与所述栅堆叠件的长度垂直的方向延伸，并且所述开口的宽度沿着与所述栅堆叠件的宽度垂直的方向延伸。优选地，在所述栅堆叠件的开口中形成柱状部件包括在所述余留的硬掩模层、多晶硅层、以及栅介电层的所述开口中形成电介质部件。优选地，利用金属层替换所述栅堆叠件的伪层包括利用所述金属层替换所述多晶娃层。附图说明当组合附图阅读时，根据下面详细的描述可以更好地理解本专利技术。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。图I是根据本公开的多个方面的集成电路器件的部分或整体俯视图；图2A是根据本公开的多个方面的金属氧化物半导体电容器(MOSCAP)实施例的部分或整体俯视图；图2B是图2A中的MOSCAP沿线2B-2B截取的示意性截面图；图2C是图2A中的MOSCAP沿线2C-2C截取的示意性截面图；图3是图2A的MOSCAP的另一实施例的俯视图；图4A是根据本公开的多个方面的MOSCAP的另一实施例的部分或整体俯视图；图4B是图4A中的MOSCAP沿线4B-4B截取的示意性截面图4C是图4A中的MOSCAP沿线4C-4C截取的示意性截面图；图5A是根据本公开的多个方面的晶体管的部分或整体俯视图；图5B是图5A中的晶体管沿线5B-5B截取的示意性截面图；图5C是图5A中的晶体管沿线5C-5C截取的示意性截面图；图6A-11A是在制造的各个阶段，图2A-2C中MOSCAP的整体或其部分俯视图；图6B-11B和6C-11C分别是图6A-11A中MOSCAP的整体或部分示意性截面图；图12A-15A是在制造的各个阶段，图4A-4C中MOSCAP的整体或部分俯视图；图12B-15B分别是图12A-15A中MOSCAP的整体或部分示意性截面图；以及图15C是图15A-15B中MOSCAP的整体或部分示意性截面图； 图16A-21A是在制造的各个阶段，图4A-4C中晶体管的整体或部分俯视图；以及图16B-21B和图16C-21C分别是图6A-11A中晶体管的部分或整体示意性截面图。具体实施例方式以下公开提供了多种不同实施例或示例，用于实现本公开的不同特征。以下将描述组件和布置的特定实例以简化本公开。当然，这些仅是实例并且不旨在限制本公开。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括其他部件可以形成在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。另外，本公开可以在多个实例中重复参考符号和/或字符。这种重复用于简化和清楚，并且其本身不表示所述多个实施例和/或配置之间的关系。此外，在此可使用诸如“在…之下”、“在…下面”、“下面的”、“在…上面”、以及“上面的”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。应当理解，除图中所示的方位之外，空间关系术语将包括使用或操作中的装置的各种不同的方位。例如，如果翻转图中所示的装置，则被描述为在其他元件或部件“下面”或“之下”的元件将被定位为在其他元件或部件的“上面”。因此，示例性术语“在…下面”包括在上面和在下面的方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且通过在此使用的空间关系描述符进行相应地解释。图I是根据本公开的多个方面的集成电路器件100的整体或部分俯视图。集成电路器件100是集成电路(IC)芯片、片上系统(SoC)、或其部分，该器件包括多个无源和有源微电子器件，例如电阻器、电容器、电感器、二极管、金属氧化物半导体场效应晶体管(MOSFET)、互补式金属氧化物半导体(CMOS)晶体管、高压晶体管、高频晶体管、其他合适的元件、或前述的组合。为清楚起见，对图I做了简化，以便更好理解本公开的创新性概念。集成电路器件100中还可以添加其他部件，并且对于集成电器件100的本文档来自技高网...

【技术保护点】
一种集成电路器件，包括：设置在衬底上的栅结构；设置在衬底中的源区和漏区，其中所述栅结构介于所述源区和所述漏区之间；以及嵌入在所述栅结构中的至少一个柱状部件。

【技术特征摘要】
2011.06.16 US 13/162,4531.一种集成电路器件，包括 设置在衬底上的栅结构； 设置在衬底中的源区和漏区，其中所述栅结构介于所述源区和所述漏区之间；以及 嵌入在所述栅结构中的至少一个柱状部件。2.根据权利要求I所述的集成电路器件，其中所述柱状部件的顶部表面与所述栅结构的顶部表面基本在同一平面上， 其中所述柱状部件包括电介质部件，其中所述电介质部件包括层间介电层的一部分、间隔件、以及前述的组合之一，或者 其中所述电介质部件是氧化物部件。3.根据权利要求I所述的集成电路器件，其中所述柱状部件的长度沿着与所述栅结构的长度基本垂直的方向延伸，并且所述柱状部件的宽度沿着与所述栅结构的宽度基本垂直的方向延伸， 其中所述源区和所述漏区之间的所述衬底中的所述栅结构下方限定了沟道，并且所述柱状部件的长度沿着平行于所述沟道的方向延伸。4.根据权利要求I所述的集成电路器件，其中 所述栅结构包括设置在所述半导体衬底上方的栅介电层，以及设置在所述栅介电层上方的栅电极；以及 所述柱状部件延伸穿过所述栅介电层和所述栅电极， 其中在至少一个掺杂部件下方设置掺杂区。5.一种晶体管，包括 栅堆叠件，所述栅堆叠件设置在半导体衬底上方； 源区和漏区，所述源区和所述漏区设置在所述衬底中，其中所述栅堆叠件介于所述源区和所述漏区之间；以及 电介质部件，所述电介质部件嵌入在所述栅堆叠件中，所述电介质部件的顶部表面与所述栅堆叠件的顶部表面基本在同一平面上。6.根据权利要求5所述的晶体管，其中嵌入在所述栅堆叠件中的所述电介质部件延伸穿过所述栅堆叠件的栅电极和栅介电层，其中所述电介质部件的长度沿着与...

【专利技术属性】
技术研发人员：庄学理，朱鸣，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：