一种双应变CMOS集成器件及制备方法技术

本发明专利技术公开了一种双应变CMOS集成器件及制备方法，在衬底上连续生长P型Si外延层、P型渐变SiGe层等作为NMOS结构材料层，刻蚀出PMOS有源区深槽，在槽中选择性外延生长N型Si层等作为PMOS有源区，在NMOS和PMOS之间制备深槽隔离；在衬底表面淀积SiO2、Poly-Si，制备虚栅极，淀积SiO2，制备侧墙，自对准N型离子注入形成NMOS和PMOS源漏；淀积SiO2，刻蚀虚栅，淀积SiON栅介质层，淀积W-TiN复合栅，构成双应变CMOS集成电路；该方法充分利用了电子迁移率高的张应变Si和空穴迁移率高的压应变SiGe作为导电沟道，有效地提高了CMOS集成器件及电路的性能。

【技术实现步骤摘要】

本专利技术属于半导体集成电路
，尤其涉及一种双应变CMOS集成器件及制备方法。
技术介绍
在20世纪，半导体产业的快速发展推动了整个人类社会的知识化、信息化进程，同时也改变了人类的思维方式。它不仅为人类提供了强有力的改造自然的工具，而且还开拓了一个广阔的发展空间。因此，半导体集成电路已成为了电子工业发展的基础，在过去的几十年中，电子工业的迅猛发展对社会发展及国民经济产生了巨大的影响。目前，电子工业已成为世界上规模最大的工业，在全球市场中占据着很大的份额，产值已经超过了 10000亿美兀。 具有低功耗、低噪声、高输入阻抗、高集成度、可靠性好等优点的传统的Si CMOS和BiCMOS集成电路技术在半导体集成电路产业中占据了支配地位。目前，全球90%的半导体市场中，都是Si基集成电路。随着集成电路加工技术的迅速发展，晶体管的特征尺寸已进入亚50纳米阶段。通过等比例缩小的方法提高当前主流Si CMOS器件的性能受到越来越多物理、工艺的限制，如短沟道效应、热载流子效应和DIBL效应等使得器件尺寸无法进一步缩小；栅氧化层厚度的减薄导致氧化层击穿；遂穿电流使阈值电压漂移；多晶硅耗尽效应和多晶硅的电阻对阈值电压的影响也越来越大等，使器件及电路性能无法继续按照摩尔定律的发展规律发展下去。为了使集成电路技术能延续摩尔定律所揭示的发展速度，必须开发与硅工艺兼容的新材料、新结构和新性质。为了获提高器件及集成电路的性能，研究人员借助新型的半导体材料如GaAs、InP等，以获得适于无线移动通信发展的高速器件及集成电路。尽管GaAs和InP基化合物器件频率特性优越，但其制备工艺比Si复杂、成本高，大直径单晶制备困难、机械强度低，散热性能不好，与Si工艺难兼容以及缺乏象SiO2那样的钝化层等因素限制了它的广泛应用和发展。
技术实现思路
本专利技术的目的在于提供一种制备双应变CMOS集成器件及电路的方法，该方法同时利用张应变Si和压应变SiGe材料中电子和空穴迁移率较Si材料高的特性，制备出导电沟道为22 45nm的高性能双应变CMOS集成器件及电路。本专利技术的目的在于提供一种双应变CMOS器件，所述CMOS结构中NMOS导电沟道为应变Si材料，PMOS导电沟道为应变SiGe材料。进一步、NMOS沿沟道方向为张应变，PMOS沿沟道方向为压应变。进一步、PMOS器件采用量子阱结构。本专利技术的另一目的在于提供一种双应变CMOS器件及集成电路的制备方法，包括如下步骤第一步、选取掺杂浓度为IXlO15 IXlO16cnT3的P型Si衬底片；第二步、利用化学汽相淀积(CVD)的方法，在600 750°C，在衬底上连续生长四层材料第一层是厚度为200 400nm的P型Si缓冲层，掺杂浓度为5 X IO15 5 X IO16cnT3,第二层是厚度为I. 5 2 μ m的P型SiGe渐变层，底部Ge组分是O %，顶部Ge组分是15 25%,掺杂浓度为5 X IO15 5 X IO1W3,第三层是Ge组分为15 25%，厚度为200 400nm的P型SiGe层，掺杂浓度为5X IO15 5X 1016cnT3，第四层是厚度为15 20nm的P型应变Si层，掺杂浓度为5X IO15 5X IO16CnT3作为NMOS的沟道，形成NMOS有源区；第三步、利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面淀积一层SiO2,光刻PMOS有源区，利用干法刻蚀工艺，在PMOS有源区刻蚀出深度为I. 92 2. 82 μ m的深槽；然后在深槽中利用化学汽相淀积(CVD)的方法，在600 750°C，选择性外延生长三层材料第一层是厚度为I. 9 2. 8μ m的N型弛豫Si层，掺杂浓度为IX IO16 I X IO17CnT3 ;第二层是厚度为12 15nm的N型应变SiGe层，掺杂浓度为I 5 X 1016cm_3，`Ge组分为15 25% ;第三层是厚度为3 5nm的本征弛豫Si层，形成PMOS有源区，利用湿法腐蚀，刻蚀掉表面的层SiO2 ；第四步、利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面淀积一层SiO2，光刻利用干法刻蚀工艺，在隔离区刻蚀出深度为2. 5 3. 5 μ m的深槽。利用化学汽相淀积(CVD)方法，在600 750°C，在衬底表面淀积一层SiO2，将深槽内表面全部覆盖，再淀积一层SiN，同样将深槽内表面覆盖，最后淀积SiO2将深槽内填满，用化学机械抛光(CMP)方法除去多余的氧化层，形成深槽隔离；第五步、利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面淀积一层厚度为3 5nm的SiO2,作为NMOS和PMOS的栅介质层，然后再利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积一层厚度为200 300nm的Poly-Si，刻蚀Poly-Si、SiO2层，形成NMOS和PMOS的虚栅；第六步、光刻NMOS有源区，对NMOS进行N型离子注入，形成掺杂浓度为I X IO18 5 X IO18CnT3的N型轻掺杂源漏结构(N-LDD);光刻PMOS有源区，对PMOS进行P型离子注入，形成掺杂浓度为I X IO18 5 X IO18CnT3的P型轻掺杂源漏结构(P-LDD)；第七步、利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面上淀积一层厚度为3 5nm的SiO2，利用干法刻蚀，刻蚀衬底表面上的SiO2，保留Ploy-Si侧壁部分，形成NMOS和PMOS栅电极侧墙；光刻NMOS有源区，对NMOS进行N型离子注入，自对准生成杂质浓度为5 X IO19 I X 102°cm_3的NMOS源漏区；光刻PMOS有源区，对PMOS进行P型离子注入，自对准生成杂质浓度为5 X IO19 I X IO2tlCnT3的PMOS源漏区；第八步、利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面淀积一层厚度为400 500nm的SiO2层；利用化学机械抛光(CMP)方法平整表面，再用干法刻蚀工艺刻蚀表面SiO2至虚栅上表面，露出虚栅；湿法刻蚀虚栅，在栅电极处形成一个凹槽；利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面淀积一层SiON，厚度为I. 5飞nm ;利用物理气相沉积(PVD)的方法，淀积W-TiN复合栅，利用化学机械抛光(CMP)方法去掉表面的金属，以W-TiN复合栅作为化学机械抛光(CMP)的终止层，从而形成NMOS和PMOS栅极；第九步、利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积SiO2层，光刻引线窗口，在整个衬底上溅射一层金属合金，自对准形成金属硅化物，清洗表面多余的金属，淀积金属，光刻引线，形成漏极、源极和栅极金属引线，构成导电沟道为22 45nm的双应变CMOS集成器件及电路。进一步、所述NMOS和PMOS沟道长度根据第五步中虚栅的长度来确定，为22 45nm。进一步、所述方法过程中的最高温度根据第二、三、四、五、七、八和九步中的化学汽相淀积(CVD)工艺温度决定，最高温度< 800°C。本专利技术具有如下优点:I.本专利技术制备的双应变CMOS集成器件中，PMOS应用了空穴迁移率比体Si材料高的压应变本文档来自技高网...

【技术保护点】
一种双应变CMOS器件，其特征在于，所述CMOS结构中NMOS导电沟道为应变Si材料，PMOS导电沟道为应变SiGe材料。

【技术特征摘要】

【专利技术属性】
技术研发人员：胡辉勇，宋建军，宣荣喜，张鹤鸣，王斌，王海栋，郝跃，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：