亚微米集成电路静电保护电路制造技术

本发明专利技术公布了一种亚微米集成电路静电保护电路，包括第一NMOS管、第二电容、第二NMOS管、第二电阻、第三电容、第一二极管。本发明专利技术解决了常规GGNMOS结构中导通不均匀的问题和GCNMOS结构中耦合电容影响输入输出信号的问题，为亚微米集成电路提供了较好的ESD保护，同时不增加额外的工艺步骤，从而达到既能提高集成电路的ESD静电防护能力，又不使工艺复杂化，避免了成本的增加，提高了产品竞争力。

【技术实现步骤摘要】

本专利技术是一种为亚微米集成电路提供有效的静电保护的ESD保护电路，属于半导体制作

技术介绍
静电放电ESD (Electrostatic Discharge)是当今集成电路最重要的可靠性问题之一。随着集成电路制造技术的发展，特征尺寸的不断缩小，抗静电的能力越来越弱，据统计，集成电路1/3以上的失效是由ESD引起的。为了减小ESD对集成电路的不利影响，提高集成电路的可靠性，最有效的办法就是在集成电路中加入各种ESD保护电路。在常规的CMOS工艺中，一般采用GGNMOS (Gate Grounded NM0S)结构为电路提供有效的ESD保护。如图1所示，是一种采用GGNMOS的ESD保护电路。图2是图1的纵向结构图，结合图2，其工作原理为当PIN上有ESD正脉冲时，器件进入高阻抗状态，直到达到雪崩击穿(一次击穿)电压为止。由于处于高电场状态，在耗尽区会产生电子空穴对，被衬底接触电极收集，衬底电位不断抬高，NMOS管(Ml)内部的寄生双极NPN管(Ni)开启，从而脉冲被NPN管(Ni)泄放。为了提高GGNMOS的抗静电能力，一般会增大NMOS(Ml)管的面积，在版图上流行叉指结构。但在叉指结构中，由于寄生NPN管(Ni)的基极到地的寄生电阻大小不一样，所以各个叉指不能够均勻导通，这样会导致电流集中，以至于有的叉指还没有导通，已经导通的部分叉指由于电流太大而烧毁。因此GGNMOS结构的ESD保护电路存在着均勻导通的问题，在亚微米工艺中由于器件尺寸小结深浅而表现得更加严重。为了解决GGNMOS均勻导通的问题，目前已经存在一种改进型ESD保护电路，即在 GGNMOS保护电路原理的基础上，通过栅极RC耦合技术GCNMOS (Gate Coupled NM0S)，来改善导通一致性的问题。如图2所示，是一种采用GCNMOS结构的ESD保护电路。其工作原理通过RC耦合，抬高栅极电压，降低NMOS管(N2)的寄生NPN管开启所需要电压，从而使得在后开启的叉指的寄生NPN管开启之前，先开启的叉指不被烧毁，这样就能保证更多的叉指能够参与静电泄放，从而改善其导通一致性问题，提高整体ESD泄放能力。但是此结构在作为输入和输出的ESD保护的时候，耦合电容可能会对输入输出信号产生影响，从而影响电路正常工作。如图3所示，常规的GGNMOS结构已经不能提供有效ESD保护，而改进型的GCNMOS 则有可能对输入输出信号产生影响，因此其应用受到了一定的限制。
技术实现思路
技术问题本专利技术的目的是为亚微米集成电路提供一种有效的静电放电静电保护电路，解决了常规GGNMOS结构中导通不均勻的问题和GCNMOS结构中耦合电容影响输入输出信号的问题，为亚微米集成电路提供了较好的ESD保护，同时不增加额外的工艺步骤，从而达到既能提高集成电路的ESD防护能力，又不使工艺复杂化，避免了成本的增加，提高了产品竞争力ο技术方案亚微米集成电路静电保护电路，第一 NMOS管为ESD泄放管，第一 NMOS管的漏极连接被保护的电路内部PIN，第一 NMOS管的源极与衬底短接连接到GND，第二电容为第一 NMOS管的栅极与漏极之间的寄生电容，第一 NMOS管的栅极连接到第二 NMOS管的漏极；第二 NMOS管的漏极连接到第一 NMOS管的的栅极，第二 NMOS管的源极与衬底短接连接到GND，第二 NMOS管的栅极连接到第二电阻的负端和第三电容的正端；第二电阻的正端连接到电源VCC，第二电阻负端连接到第二 NMOS管的栅极；第三电容的正端连接到第二 NMOS 管的栅极，第三电容的负端连接到GND ；第一二极管为电源与PIN的保护二极管，第一二极管的负端接电源，正端接PIN。第二电阻的阻值为10 20ΚΩ ； 第三电容的容值为广5PF。有益效果通过设计新的ESD保护电路，使得泄放管NMOS管的各叉指能够均勻导通，从而提高保护电路的整体ESD防护能力，对内部电路能够起到很好的保护作用，而且对电路正常工作时的输入输出信号没有影响，能够将此ESD保护电路广泛应用于亚微米集成电路的ESD保护。附图说明图1是常规GGNMOS结构及其内部寄生NPN管示意图。图2是常规GGNMOS的纵向结构图。图3是改进型GCNMOS结构图。图4是一种亚微米静电保护电路结构图。具体实施例方式一种亚微米集成电路静电保护电路，用于内部电路的ESD保护，如图4所示，包括NMOS管(Μ3)为ESD泄放管，Μ3的漏极连接被保护的电路内部ΡΙΝ，Μ3的源极与衬底短接连接到GND，C2为Μ3的栅极与漏极之间的寄生电容，Μ3的栅极连接到NMOS管(Μ4)的漏极；Μ4的漏极连接到Μ3的的栅极，Μ4的源极与衬底短接连接到GND，Μ4的栅极连接到R2 的负端和C3的正端；R2的正端连接到电源VCC，R2负端连接到Μ4的栅极，R2的阻值为10 20ΚΩ ； C3的正端连接到Μ4的栅极，C3的负端连接到GND，C3的容值为广5PF。Dl为电源与PIN的保护二极管，Dl的负端接电源，正端接PIN。该亚微米静电保护电路的工作原理当PIN有ESD正脉冲的时候，PIN上的脉冲通过C2耦合到M3的GATE，GATE的电位随着PIN上ESD脉冲的上升而升高，当达到M3的开启电压时，NMOS管导通。由于M3的导通，降低了 M3的寄生NPN管的启动电压，从而能够使得叉指状NMOS管M3的大部分叉指中寄生NPN管能够导通，达到均勻导通的目的。而随着PIN上电位的升高，电源与PIN的保护二极管Dl处于正向导通状态，VCC的电压也逐渐升高，VCC经过R2对C3进行充电，经过一个RC时间常数，使得M4的GATE电位抬高到其开启电压以上，M4导通，R4的导通将会使得 M3的GATE电位被拉低，从而关闭NMOS管M3，NMOS管M3的寄生NPN管仍然导通，泄放ESD。因此，NMOS管M3的导通时间主要是由R2和C3的RC时间常数来决定。由于 NMOS是表面导通器件，在亚微米工艺中，其耐冲能力很差，NMOS管的导通时间太长，容易导致NMOS管损坏，NMOS管的导通时间太短，又达不到促使其内部寄生NPN管均勻导通的目的，因此RC时间常数的设置要恰当，R2的阻值为1(Γ20ΚΩ，C3的容值为1-5PF。当PIN有ESD负脉冲的时候，通过Μ3的衬底与漏端的正向二极管放电。当电路正常工作时，由于VCC处于一直为高电位，Μ4管处于导通状态，Μ3管始终处于闭合状态，不会影响电路的工作状态。权利要求1.一种亚微米集成电路静电保护电路，其特征在于第一 NMOS管(M3)为ESD泄放管， 第一 NMOS管(M3)的漏极连接被保护的电路内部PIN，第一 NMOS管(M3)的源极与衬底短接连接到GND，第二电容(C2)为第一 NMOS管(M3)的栅极与漏极之间的寄生电容，第一 NMOS 管(M3)的栅极连接到第二 NMOS管(M4)的漏极；第二 NMOS管(M4)的漏极连接到第一 NMOS 管(M3)的的栅极，第二 NMOS管(M4)的源极与衬底短接连接到GND，第二 NMOS管(M4)的栅极连接到第二电阻(R2)的负端和第三电容(C3)的正端；第二电阻(R2)的正端连接到电源 VCC，第二电阻(R2)负端连接到第二 NMOS管(M4)的栅极；第三电容(C3)的本文档来自技高网...

【技术保护点】
１．一种亚微米集成电路静电保护电路，其特征在于：第一ＮＭＯＳ管（Ｍ３）为ＥＳＤ泄放管，第一ＮＭＯＳ管（Ｍ３）的漏极连接被保护的电路内部ＰＩＮ，第一ＮＭＯＳ管（Ｍ３）的源极与衬底短接连接到ＧＮＤ，第二电容（Ｃ２）为第一ＮＭＯＳ管（Ｍ３）的栅极与漏极之间的寄生电容，第一ＮＭＯＳ管（Ｍ３）的栅极连接到第二ＮＭＯＳ管（Ｍ４）的漏极；第二ＮＭＯＳ管（Ｍ４）的漏极连接到第一ＮＭＯＳ管（Ｍ３）的的栅极，第二ＮＭＯＳ管（Ｍ４）的源极与衬底短接连接到ＧＮＤ，第二ＮＭＯＳ管（Ｍ４）的栅极连接到第二电阻（Ｒ２）的负端和第三电容（Ｃ３）的正端；第二电阻（Ｒ２）的正端连接到电源ＶＣＣ，第二电阻（Ｒ２）负端连接到第二ＮＭＯＳ管（Ｍ４）的栅极；第三电容（Ｃ３）的正端连接到第二ＮＭＯＳ管（Ｍ４）的栅极，第三电容（Ｃ３）的负端连接到ＧＮＤ；第一二极管（Ｄ１）为电源与ＰＩＮ的保护二极管，第一二极管（Ｄ１）的负端接电源，正端接ＰＩＮ。

【技术特征摘要】

【专利技术属性】
技术研发人员：朱伟民，马晓辉，聂卫东，
申请(专利权)人：无锡市晶源微电子有限公司，
类型：发明
国别省市：32