半导体器件及集成电路制造技术

本发明专利技术提供一种半导体器件及集成电路。所述一种半导体器件包括：相互平行的两条金属连线，所述金属连线包括：具有至少一个间隙的第一金属层、金属插塞和形成所述间隙上的第二金属层，所述第二金属层通过所述金属插塞与所述第一金属层连接，所述两条金属连线的间隙位置至少部分相互错开。采用本发明专利技术的半导体器件，因为两条金属连线而产生的寄生电容会大大降低。

【技术实现步骤摘要】
半导体器件及集成电路
本专利技术属于半导体制造领域，特别涉及一种半导体器件及集成电路。
技术介绍
随着集成电路集成度越来越高，集成电路中集成的半导体器件数量也越来越多，集成电路为了实现某种功能，需要将相关的半导体器件相互连接起来，通常，在半导体器件上形成有金属连线，再由外部互联线连接到金属连线将相关的半导体器件连接。如图1所示，在现有技术的半导体器件100包括：一衬底101、形成于衬底101内的有源区102、形成于有源区102上的栅极103、形成于所述栅极103两侧衬底101上的第一金属连线104和第二金属连线105。如图2所示，通常所述第一金属连线104和第二金属连线105设置于所述栅极103上方且位于同一平行于衬底101的层面中。这样，第一金属连线104和第二金属连线105分别作为两个电极板（上电极板和下电极板）会形成一个寄生电容。对该寄生电容来说，所述第一金属连线104和第二金属连线105在与栅极103的平行方向上的重叠面积都是有效的电极板面积。所述电极板面积越大，寄生电容也越大。随着集成电路集成度的提高，半导体器件尺寸越来越小，因此寄生电容和寄生电阻对半导体器件特性的影响就会越来越大。在某些特殊的应用中，例如一些射频电路，需要尽量减小金属连线间的寄生电容，以较少射频信号在不同金属连线间的耦合，而可以容忍一定的金属连线电阻升高。因此，希望能够提出一种可以有效降低寄生电容的半导体器件，以适应这些特别需要减小金属连线间的寄生电容、而可以容忍一定的金属连线电阻升高的应用。
技术实现思路
本专利技术提供一种半导体器件及集成电路，达到减小寄生电容的目的，以解决上述寄生电容对大规模的集成电路的影响突出的问题。为解决上述技术问题，本专利技术提供一种半导体器件，包括：相互平行的两条金属连线，所述金属连线包括：具有至少一个间隙的第一金属层、金属插塞和形成所述间隙上的第二金属层，所述第二金属层通过所述金属插塞与所述第一金属层连接，所述两条金属连线的间隙位置至少部分相互错开。可选的，所述两条金属连线的间隙位置完全相互错开。可选的，所述两条金属连线的间隙位置部分相互错开。可选的，所述间隙的宽度范围为0.5μm～5μm。可选的，所述第二层金属层完全覆盖所述间隙，并与部分第一金属层层叠。可选的，所述第二金属层与所述第一金属层的层叠部分的面积大于所述金属插塞的横截面积。可选的，所述金属插塞位于第一金属层和与其相重叠的第二金属层之间。可选的，所述半导体器件还包括：一衬底；形成于所述衬底内的有源区；以及形成于有源区上的栅极，其中，所述两条金属连线形成于所述栅极两侧的衬底上，并平行于栅极。相应的，还提供一种采用所述的半导体器件的集成电路。本专利技术所提供的半导体器件包括：相互平行的两条金属连线，所述金属连线包括具有至少一个间隙的第一金属层、金属插塞和形成所述间隙上的第二金属层，所述第二金属层通过所述金属插塞与所述第一金属层连接，所述两条金属连线的间隙位置至少部分相互错开。因为所述第二金属层通过所述金属插塞与所述第一金属层连接，也就是说，第一金属层和第二金属层通过金属插塞隔开位于不同的层面，同时，两条金属连线的间隙位置至少部分相互错开，使得其中一条金属连线的第二金属层的一个位置必然与另一条金属连线的第一金属层的一个位置相对应，但是因为第一层金属层和第二层金属位于不同层，所以第一层金属层和第二层金属之间的距离变的更远，产生寄生电容会大幅度下降。而为了放置金属插塞，两条金属连线中只有少部分第一金属层的位置相互对应。因此，对于由两条金属连线产生的寄生电容来说，其有效相对面积只有位置相互对应的部分第一金属层的面积。相对于现有技术来说，其寄生电容的有效相对面积被大大降低，第一层金属层和第二层金属之间的距离变的更远，从而实现了减小寄生电容的目的。附图说明图1为现有技术的半导体器件的俯视图；图2为现有技术的半导体器件的断面图；图3为本专利技术一实施例的半导体器件的俯视图；图4为图3中沿AA’连线的剖视图；图5为图3中沿BB’连线的剖视图。需要说明的是，附图用于说明本专利技术，而非限制本专利技术。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。具体实施方式本专利技术的核心思想在于，对于半导体器件中相互平行的两条金属连线，将其金属连线设置为包括具有至少一个间隙的第一金属层、金属插塞和第二金属层，所述第二金属层通过所述金属插塞与所述第一金属层连接，所述两条金属连线的间隙位置至少部分相互错开。因为两条金属连线的间隙位置至少部分相互错开，使得由两条金属连线产生的寄生电容的有效相对面积大大减低，从而可以实现从而实现了减小寄生电容的目的。为了方便说明本专利技术的具体实施情况，下面以晶体管为例来进行说明。应当理解的是，本专利技术的半导体器件的金属连线，可以一应用于各种具有金属连线的半导体器件，并不限于晶体管。为了使本专利技术的目的，技术方案和优点更加清楚，下面结合附图来进一步做详细说明。如图3所示，本专利技术一实施例的半导体器件（晶体管）200包括：一衬底201、形成于所述衬底201内的有源区202、形成于有源区202上的栅极203以及形成于所述栅极203两侧衬底201上的两条金属连线204。其中，所述两条金属连线204相互平行，并平行于所述栅极203。如图3所示，所述金属连线204包括：具有至少一个间隙205的第一金属层206、金属插塞207和形成所述间隙205上的第二金属层208。所述两条金属连线的间隙205位置部分相互错开。如图4所示，所述金属插塞207位于所述第一金属层206和第二金属层208之间，所述第二金属层208通过所述金属插塞207与所述第一金属层206连接，其他区域由介质层210填充。也就是说，金属插塞207将位于不同层面的第一金属层206和第二金属层208连接在一起，从而形成金属连线204。结合图3，为了保证所示第一金属层206能与第二金属层208充分连接，所述第二层金属层208要能够完全覆盖所述间隙205，并与所述部分第一金属层206层叠，所述金属插塞207就位于第二层金属层208与第一金属层206的层叠区域209内。因为所述两条金属连线的间隙205位置部分相互错开，结合图3和图4，可以看出，在所述层叠区域209所在的断面上，具体的说，如图3的AA’连线上，一条金属连线的第一金属层206必然与另一条金属连线的第一金属层206相对应，而两条金属连线204的第一金属层206属于同一层面，因此，两条金属连线在层叠区域209内会存在有效的相对面积，从而产生寄生电容。为了减小这部分的寄生电容，所述第二层金属层208与第一金属层206的层叠区域面积越小越好，但是为了保证金属插塞207的连接效果，所述层叠区域的面积应当大于所述金属插塞207的横截面积。因为所述两条金属连线的间隙205位置一部分相互错开，结合图3和图5，可以看出，在一条金属连线的第二金属层208的一个位置必然与另一条金属连线的第二金属层206的一个位置相对应，也就是说，在两条金属连线间隙205的相互错开部分，与第一金属层206相对应的是第二金属层208。而第一金属层206与第二金属层208位于不同层，因此在两条金属连线间隙205的相互错开部分，其寄生电容的有效相对面积被大大降低，本文档来自技高网...

【技术保护点】
一种半导体器件，包括：相互平行的两条金属连线，其特征在于，所述金属连线包括：具有至少一个间隙的第一金属层、金属插塞和形成所述间隙上的第二金属层，所述第二金属层通过所述金属插塞与所述第一金属层连接，所述两条金属连线的间隙位置至少部分相互错开。

【技术特征摘要】
1.一种半导体器件，包括：相互平行的两条金属连线，其特征在于，还包括：一衬底；形成于所述衬底内的有源区；以及形成于有源区上的栅极；其中，所述两条金属连线形成于所述栅极两侧的衬底上，并平行于所述栅极；所述金属连线包括：具有至少一个间隙的第一金属层、金属插塞和形成所述间隙上的第二金属层，所述第二金属层通过所述金属插塞与所述第一金属层连接，所述两条金属连线的间隙位置至少部分相互错开。2.根据权利要求1所述的半导体器件，其特征在于，所述两条金属连线的间隙位置完全相互错开。3.根据权利要求1所述的半导体器件，其特征在于，所述两条金属连线...

【专利技术属性】
技术研发人员：李乐，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：