用于集成电路的非分层式金属层制造技术

一种集成电路结构包括：半导体衬底，以及位于半导体衬底上方的第一金属层。第一金属层具有第一最小间距。第二金属层位于第一金属层上方。第二金属层具有小于第一最小间距的第二最小间距。本发明专利技术还提供了一种用于集成电路的非分层式金属层。

【技术实现步骤摘要】

本专利技术涉及半导体领域，更具体地，本专利技术涉及一种用于集成电路的非分层式金属层。
技术介绍
通常在半导体衬底的表面上形成诸如晶体管的集成电路器件。在集成电路器件的上方形成金属层，并且将这些金属层用于互连集成电路器件作为功能电路。可以在半导体衬底上方形成多至十层金属层。由于金属线的电阻与其尺寸相关，电阻越低，相应集成电路的性能越好，所以为了具有小电阻，优选地，金属线较厚、较宽、并且较短。然而，形成较厚和较宽的金属线的需要与減少芯片使用面积的需要相冲突。因此，金属层通常采用分层式结构，其中，上部金属层的宽度和厚度分别大于或者等于下部金属层的厚度和宽度。这是因为下部金属层具有更多金属线，并且因此，为了合并大量金属线，该下部金属层不得不变得较窄。上部金属层相对来说数量较小，并且尺寸可能较大。当集成电路制造エ艺发展到20nm或者更小的技术时，金属线的间距(尤其在下部金属层中的间距)接近黄光的波长，其中，黄光用于曝光光刻胶，该光刻胶用于限定金属层的图案。需要使用特殊技术来減少或者解决由较小的金属线间距所导致的问题。例如，可以需要使用两次光刻胶和两次蚀刻エ艺来限定ー层金属层的图案。然而，这导致了制造成本増加以及产量降低。
技术实现思路
为了解决现有技术中所存在的问题，根据本专利技术的ー个方面，提供了ー种集成电路结构，包括半导体衬底；第一金属层，位于所述半导体衬底上方，其中，所述第一金属层具有第一最小间距；以及第二金属层，位于所述第一金属层上方，其中，所述第二金属层具有小于所述第一最小间距的第二最小间距。在该集成电路结构中，进ー步包括第三金属层，位于所述第一金属层下方；以及栅电极，位于所述半导体衬底上方，并且位于所述第三金属层下方，其中，所述栅电极中的至少ー些形成晶体管的部分，并且其中，所述第三金属层具有小于所述第一最小间距并且小于所述栅电极的第四最小间距的第三最小间距。在该集成电路结构中，所述第一最小间距基本上等于所述第四最小间距。在该集成电路结构中，所述第一金属层的第一厚度大于所述第二金属层的第二厚度。在该集成电路结构中，所述第一厚度处于所述第二厚度的约120%和约150%之间。在该集成电路结构中，所述第一金属层和所述第二金属层包括包含铜的金属线，并且其中，所述第一金属层和所述第二金属层中的所述金属线和相应下部通孔具有双镶嵌结构。在该集成电路结构中，所述第一最小间距处于约80nm和约IOOnm之间，并且所述第二最小间距处于约40nm和约80nm之间。根据本专利技术的另一方面，提供了ー种集成电路结构，包括半导体衬底；第一金属层，位于所述半导体衬底上方，其中，所述第一金属层具有第一厚度；以及第二金属层，位于所述第一金属层上方，其中，所述第二金属层具有小于所述第一厚度的第二厚度。在该集成电路结构中，所述第一金属层具有第一最小间距，并且所述第二金属层具有小于所述第一最小间距的第二最小间距。 在该集成电路结构中，进ー步包括第三金属层，位于所述第一金属层下方；以及栅电极，位于所述半导体衬底上方，并且位于所述第三金属层下方，其中，所述栅电极中的至少ー些形成晶体管的部分，并且其中，所述第三金属层具有小于所述第一厚度的第三厚度。在该集成电路结构中，所述第一最小间距基本上等于所述栅电极的第四最小间距。在该集成电路结构中，所述第一厚度处于所述第二厚度的约120%和约150%之间。在该集成电路结构中，所述第一金属层和所述第二金属层包括包含铜的金属线，并且其中，所述第一金属层和所述第二金属层中的所述金属线和相应下部通孔具有双镶嵌结构。在该集成电路结构中，所述第一厚度处于约800人和约1,200人之间，并且所述第ニ厚度处于约550 A和约750人之间。根据本专利技术提出的有ー种方法，ー种方法，包括形成第一金属层，包括在半导体衬底上方形成第一介电层；在所述第一介电层中形成第一开ロ，其中，使用一次光刻胶ー次图案化(IPlE)エ艺在所述第一介电层中形成所有开ロ ；以及在所述第一开口中填充第一金属材料，从而形成第一金属线；以及在所述第一金属层上方形成第二金属层，其中，形成所述第二金属层的步骤包括在所述第一金属层上方形成第二介电层；在所述第二介电层中形成第二开ロ，其中，使用两次光刻胶两次图案化(2P2E)エ艺在所述第二介电层中形成两个相邻开ロ ；以及在所述第ニ开ロ中填充第二金属材料，从而形成第二金属线。在该方法中，所述第一金属层的第一最小间距大于所述第二金属层的第二最小间距。在该方法中，所述第一最小间距基本上与栅电极的最小间距相同，并且其中，所述栅电极位于所述半导体衬底上方，并且位于所述第一金属层下方。在该方法中，所述第一最小间距处于约SOnm和约90nm之间，并且所述第二最小间距处于约40nm和约80nm之间。在该方法中，所述第一金属层的第一厚度大于所述第二金属层的第二厚度。在该方法中，进ー步包括在形成所述第一金属层的步骤之前，形成第三金属层，其中，形成所述第三金属层的步骤包括在所述半导体衬底上方形成第三介电层；在所述第三介电层中形成第三开ロ，其中，使用两次光刻胶两次图案化(2P2E)エ艺在所述第三介电层中形成两个相邻开ロ ；以及在所述第三开ロ中填充第三金属材料，从而形成第三金属线。附图说明为了更好地理解实施例及其优点，现在将结合附图所进行的以下描述作为參考，其中图I至图13是根据各个实施例的制造具有非分层式结构的互连结构的中间阶段的横截面图；以及图14示出了根据各个可选实施例的互连结构的横截面图。具体实施例方式下面，详细讨论本专利技术实施例的制造和使用。然而，应该理解，本实施例提供了许·多可以在各种具体环境中实现的可应用的专利技术概念。所讨论的具体实施例仅为示例性的，而不用于限制本专利技术的范围。根据实施例提供了集成电路的互连结构和形成集成电路的互连结构的方法。示出了制造各个实施例的中间阶段。讨论了实施例的变型例。在整个附图和所描述的实施例中，将相同的參考标号用于指定相同的元件。图I至图13为根据实施例的制造互连结构的中间阶段的横截面图。參考图1，提供了包括衬底20和上部器件的结构。衬底20可以由通常使用的半导体材料形成，比如，硅、锗化娃等等，并且该衬底可以为大块衬底(bulk substrate)或者绝缘体上半导体(SOI)衬底。在衬底20的表面处形成诸如晶体管21的集成电路器件。在衬底20上方形成栅电极24。栅电极24可以包括有源栅电极，该有源栅电极形成晶体管21的栅极，其可能是电浮动(electrically floating)的伪栅电极(未示出)。栅电极24材料包括金属或者金属合金、多晶硅等等。在实施例中，可以在诸如浅沟槽隔离(STI)区域22的绝缘区域上方形成伪栅电极24。集成电路结构可以包括位于金属层MO(下文中，称作MO)中的金属线28。在栅电极24的上方形成MO金属线28，并且该金属线28可以与该栅电极24相接触。此外，在MO金属线28的上方形成MO通孔32，并且该MO通孔32与该MO金属线28相接触。分别在层间介电层(10))33、34、以及36中形成栅电极2410金属层28、以及勵通孔32。在所示实施例中，使用单镶嵌エ艺形成MO通孔32。在可选实施例中，可以使用双镶嵌エ艺连同在底部金属层(Ml)中的上部金属线48(在图I中没有示出，请參考图4本文档来自技高网...

【技术保护点】
一种集成电路结构，包括：半导体衬底；第一金属层，位于所述半导体衬底上方，其中，所述第一金属层具有第一最小间距；以及第二金属层，位于所述第一金属层上方，其中，所述第二金属层具有小于所述第一最小间距的第二最小间距。

【技术特征摘要】
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【专利技术属性】
技术研发人员：鲁立忠，侯元德，林学仕，田丽钧，陈殿豪，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：