对三维半导体组件边缘修整的方法及形成相应组件的方法技术

本申请公开了一种对三维半导体组件进行边缘修整的方法，包括提供基底，基底上包括多个堆栈层，且基底中包括多个穿基底插塞(through?substrate?via，TSV)，其中基底的边缘是弧形；对基底的弧形边缘进行边缘修整步骤，以得到平坦的边缘；以及对基底进行薄化步骤，以暴露上述穿基底插塞。

【技术实现步骤摘要】

本专利技术涉及一种半导体组件的制作方法，特别涉及一种运用斜角修整(beveltrimming)技术处理三维(3D)半导体组件的方法。
技术介绍
由于集成电路的专利技术，半导体工业经历快速的成长，各种电子组件(例如晶体管、二极管、电阻器、电容器等)的整合密度增加。 因此，组件最小特征尺寸减小，使更多的组件可整合至特定区域。上述的改进大部分是以二维的方式进行，其中集成电路构件实质上占有半导体晶圆表面特定的面积。虽然在微影制程上的进步导致二维集成电路相当大的改进，然而二维上可达成的密度有其物理上的极限，此限制之一为制作构件所需的最小尺寸。另外，当芯片上置入更多的组件，往往需要更复杂的设计。另一限制为当组件数量增加，组件间内联机数量和长度显著地增加，而内联机的数量和长度会造成延迟效应(RC delay)和能量消耗的增加。因此，业界专利技术出三维集成电路以解决以上的限制。对于一般的三维集成电路制作过程中，晶圆薄化是重要的制程。图IA 图IB显示制作三维半导体组件晶圆薄化制程中产生的问题。请参照图1A，提供晶圆102，其具有弧形边缘。包括堆栈层(图中未示出)的组件结构104形成于晶圆102上以本文档来自技高网...

【技术保护点】
一种对三维半导体组件进行边缘修整的方法，包括：提供基底，其中所述基底上包括多个堆栈层，且所述基底中包括多个穿基底插塞，所述基底的边缘是弧形；对所述基底的弧形边缘进行边缘修整步骤，以得到平坦的边缘；及对所述基底进行薄化步骤，以暴露所述多个穿基底插塞。

【技术特征摘要】
2011.04.25 US 13/093,7351.一种对三维半导体组件进行边缘修整的方法,包括 提供基底，其中所述基底上包括多个堆栈层，且所述基底中包括多个穿基底插塞，所述基底的边缘是弧形； 对所述基底的弧形边缘进行边缘修整步骤，以得到平坦的边缘 '及 对所述基底进行薄化步骤，以暴露所述多个穿基底插塞。2.根据权利要求I所述的对三维半导体组件进行边缘修整的方法，其中所述基底平坦的边缘垂直于所述基底的表面。3.根据权利要求I所述的对三维半导体组件进行边缘修整的方法，其中所述基底是晶圆。4.根据权利要求I所述的对三维半导体组件进行边缘修整的方法,其中所述边缘修整步骤是垂直研磨制程。5.根据权利要求I所述的对三维半导体组件进行边缘修整的方法，其中所述薄化基底的步骤采用研磨制程。6.根据权利要求I所述的对三维半导体组件进行边缘修整的方法，其中所述多个堆栈层是组件结构的层。7.根据权利要求6所述的对三维半导体组件进行边缘修整的方法，其中所述多个堆栈层包括 闸极介电层； 闸电极，位于所述闸极介电层上； 多个介电层，位于所述闸电极上 '及 内联机，位于各介电层中。8.根据权利要求7所述的对三维半导体组件进行边缘修整的方法，其中所述内联机包括多个导线和插塞。9.根据权利要求8所述的对三维半导体组件进行边缘修整的方法，其中所述多个穿基底插塞连接至少ー个所述导线和插塞。10.根据权利要求I所述的对三维半导体组件进行边缘修整的方法，其中所述形成所述多个穿基底插塞的步骤包括 在所述基底中形成多个孔洞； 在所述基底上...

【专利技术属性】
技术研发人员：施信益，陈逸男，刘献文，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：