SOI/CMOS集成电路电源与地之间的ESD保护结构制造技术

本实用新型专利技术涉及一种SOI/CMOS集成电路电源与地之间的ESD保护结构，其包括SOI基板，所述SOI基板包括硅膜；所述硅膜上设置有源区，所述有源区的外圈设有隔离区；所述有源区包括第一导电类型扩散区，所述第一导电类型扩散区的外圈设有第一导电类型衬底，所述第一导电类型衬底的外圈设有第二导电类型扩散区；所述第一导电类型衬底的上方设有栅氧化层，所述栅氧化层上设有多晶硅栅，所述多晶硅栅呈环形。本实用新型专利技术结构简单、工艺步骤与传统SOI工艺兼容，容易实现，使用了经过工艺和版图优化的N-型栅控二极管结构，可以提高SOI/CMOS集成电路电源与地之间的ESD耐受水平。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及ー种ESD保护结构，尤其是ー种S0I/CM0S集成电路电源与地之间的ESD保护结构，属于集成电路上ESD保护的

技术介绍
S0I/CM0S集成电路中元件的全介质隔离彻底消除了体硅电路的闩锁效应，同时具有寄生电容小、速度高、集成度高、工作温度范围广、抗辐照能力强等优势，使其在空间辐射环境电子系统、强辐射环境战略武器的大規模集成电路中得到重点应用。但是，静电放电 (ESD, Electrostatic discharge)是影响S0I/CM0S集成电路可靠性的一个主要因素。由于制备S0I/CM0S集成电路的材料、エ艺与体娃电路不同，SOI (Si I icon-on-Insulator )材料的硅膜很薄，SOI器件埋氧层的低热导率(比硅小两个数量级)影响了保护器件的散热，使其对积蓄的ESD能量的耗散能力非常之低，仅为体硅电路的1%。因此，基于S0I/CM0Sエ艺技术加工的集成电路的静电保护电路设计相比体硅电路更难于实现，这是SOI/ CMOS电路ESD水平难以提高的重要原因。在已有技术中，在电源与地之间采用SOI ニ极管连接，利用SOI ニ极管在ESD应カ条件下的反向偏置导通提供静电电流的泄放通路，从而起到SOI中MOS管的源端和漏端结不被ESD应カ损伤的作用。但在现实应用中，SOI ニ极管的反向击穿电压(Vb)接近甚至高于SOI器件的结击穿电压，往往会发生电路内部的SOI器件在ESD的应カ条件下已发生结击穿，SOI ニ极管由于反向击穿电压过高尚未开始工作，最终导致电路按照芯片静态电流从U A量级猛增至几十mA量级，内部被ESD损伤，功能失效，但端ロ正常的失效模式未发生失效。所以需要对现有技术进行调整。
技术实现思路
本技术的目的是克服现有技术中存在的不足，提供ー种S0I/CM0S集成电路电源与地之间的ESD保护结构，其结构紧凑，エ艺制备简单，提高了 ESD保护能力，适用性广，安全可靠。按照本技术提供的技术方案，所述S0I/CM0S集成电路电源与地之间的ESD保护结构，包括SOI基板，所述SOI基板包括硅膜；所述硅膜上设置有源区，所述有源区的外圈设有隔离区；所述有源区包括第一导电类型扩散区，所述第一导电类型扩散区的外圈设有第一导电类型衬底，所述第一导电类型衬底的外圈设有第二导电类型扩散区；所述第一导电类型衬底的上方设有栅氧化层，所述栅氧化层上设有多晶硅栅，所述多晶硅栅呈环形。所述第二导电类型扩散区外圈的隔离区为ニ氧化硅。所述多晶硅栅的周长大于2500微米。所述SOI基板还包括位于硅膜下方的埋氧层及位于所述埋氧层下方的衬底。所述多晶硅栅与第一导电类型扩散区等电位连接。所述第一导电类型扩散区内设有第一有源区接触孔，所述第一有源区接触孔内设有用于第一导电类型扩散区电连接的第一金属连线。所述第二导电类型扩散区内设有第二有源区接触孔，所述第二有源区接触孔内设有用于第二导电类型扩散区电连接的第二金属连线。本技术的优点结构简单、エ艺步骤与传统SOIエ艺兼容，容易实现，使用了经过エ艺和版图优化的N-型栅控ニ极管结构，可以提高S0I/CM0S集成电路电源与地之间的ESD耐受水平，使用后可以将S0I/CM0S集成电路电源与地之间的ESD耐受水平提高至HBM模型2000伏或以上水平，而没有使用本ESD保护结构的S0I/CM0S集成电路电源与地之间的ESD耐受水平仅仅在HBM模型500伏左右。 附图说明图I为本技术平面版图的结构示意图。图2为本技术纵向结构示意图。图3为本技术ニ极管反向击穿时电学特性示意图。图4为未使用本技术保护结构时ニ极管反向击穿时电学特性示意图。图5为本技术在S0I/CM0S电路中使用状态的原理图。附图标记说明1_多晶硅柵、2-第一导电类型扩散区、3-第二导电类型扩散区、4-隔离区、5-第二有源区接触孔、6-调整窗ロ、7-第一有源区接触孔、8-衬底、9-埋氧层及10-第一导电类型衬底。具体实施方式下面结合具体附图和实施例对本技术作进ー步说明。如图I和图2所示所述ESD保护结构包括SOI基板，所述SOI基板包括衬底8，所述衬底8上设有埋氧层9，所述埋氧层9上设有硅膜。所述硅膜上用于形成ESD结构的有源区，所述有源区的外圈设置隔离区4，所述隔离区4为ニ氧化硅。所述有源区包括第一导电类型扩散区2，所述第一导电类型扩散区2的外圈设有第一导电类型衬底10，所述第一导电类型衬底10的外圈设有第二导电类型扩散区3，所述第二导电类型扩散区3与第一导电类型衬底10间形成PN结结构。本技术图I和图2中，第一导电类型均为N型，第二导电类型为P型，因此,第一导电类型扩散区2为N+扩散区，第一导电类型衬底10为N-衬底，第二导电类型扩散区3为P+扩散区；当然，第一导电类型也可以为P型，第二导电类型为N型。在第一导电类型衬底10的上方设有多晶硅栅1，所述多晶硅栅I下方与硅膜间设置栅氧化层。所述多晶硅栅I呈环形，从而第一导电类型扩散区2位于多晶硅栅I环形包括的区域内，第二导电类型扩散区3位于多晶硅栅I环形包括的区域外，第一导电类型扩散区2及第ニ导电类型扩散区3均通过注入相应的导电类型离子。第一导电类型扩散区2内设有第一有源区接触孔7，所述第一有源区接触孔7内设有用于第一导电类型扩散区2电连接的第一金属连线。第二导电类型扩散区3内设有第二有源区接触孔5，所述第二有源区接触孔5内设有用于第二导电类型扩散区3电连接的第二金属连线。调整窗ロ 6用于在形成多晶硅栅I之前，对多晶硅栅I下方的第一导电类型衬底10进行浓度调节，以提高电路电源与地之间的ESD保护能力。多晶硅栅I呈环形结构，多晶硅栅I的周长大于2500微米。将第二导电类型扩散区3电连接，并与地电平VSS相连，将多晶硅栅I与第一导电类型扩散区2等电位连接，连接高电平VDD，最终形成电源与地之间的ESD保护结构N-型栅控ニ极管。 本技术的形成过程如下首先，在衬底8上形成埋氧层9，埋氧层9上为SOI器件形成区域，即有源区。埋氧层9上中间为第一导电类型扩散区2。第一导电类型衬底10为器件N-衬底，P+扩散区3和N-衬底10间形成了 PN结。为了降低ニ极管的击穿电压，在形成第一有源区接触孔7之前，通过エ艺手段及新增的ー个エ艺步骤对第一导电类型衬底10进行衬底浓度调节。将衬底8相连，连接地电平VSS，将第一有源区接触孔7、埋氧层9相连，连接电源高电平VDD，最終形成电源与地之间的ESD保护结构N-型栅控ニ极管。图3为使用本技术形成的栅控ニ极管反向击穿时的电学特性，通过エ艺手段优化后，其击穿电压(Vb)约为9伏，热击穿电流(It2)约为3. 2安培，器件泄漏电流(I1-) 为纳安量级，反向击穿工作时内阻(Rm)约为4. 5欧姆。由于其反向击穿电压较低，内阻很小，使电源与地之间的超大静电放电电流很快得到泄放，从而提高S0I/CM0S集成电路电源与地之间的ESD耐受水平，使其达到HBM模型2000伏或以上水平。图4为未使用本技术形成的栅控ニ极管反向击穿时的电学特性，其击穿电压(Vb)约为13伏，热击穿电流(It2)约为2. 2安培，器件泄漏电流(I1-)为纳安量级，反向击穿工作时内阻(Rm)约为50欧姆。与经过エ艺手段优本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.ー种SOI/CMOS集成电路电源与地之间的ESD保护结构，包括SOI基板，所述SOI基板包括硅膜；所述硅膜上设置有源区，所述有源区的外圈设有隔离区(4);其特征是所述有源区包括第一导电类型扩散区(2)，所述第一导电类型扩散区(2)的外圈设有第一导电类型衬底(10)，所述第一导电类型衬底(10)的外圈设有第二导电类型扩散区(3);所述第ー导电类型衬底(10)的上方设有栅氧化层，所述栅氧化层上设有多晶硅栅(I )，所述多晶硅栅(I)呈环形。2.根据权利要求I所述的S0I/CM0S集成电路电源与地之间的ESD保护结构，其特征是所述第二导电类型扩散区(3)外圈的隔离区(4)为ニ氧化硅。3.根据权利要求I所述的S0I/CM0S集成电路电源与地之间的ESD保护结构，其特征是所述多晶硅栅(I)的周长大于2500微米。4.根据权利要求I所述的...

【专利技术属性】
技术研发人员：罗静，薛忠杰，周昕杰，胡永强，周毅，
申请(专利权)人：中国电子科技集团公司第五十八研究所，
类型：实用新型
国别省市：