SOI/CMOS集成电路电源与地之间的ESD保护结构制造技术

本实用新型专利技术涉及一种SOI/CMOS集成电路电源与地之间的ESD保护结构，其包括SOI基板，所述SOI基板包括硅膜；所述硅膜上设置有源区，所述有源区的外圈设有隔离区；所述有源区包括第一导电类型扩散区，所述第一导电类型扩散区的外圈设有第一导电类型衬底，所述第一导电类型衬底的外圈设有第二导电类型扩散区；所述第一导电类型衬底的上方设有栅氧化层，所述栅氧化层上设有多晶硅栅，所述多晶硅栅呈环形。本实用新型专利技术结构简单、工艺步骤与传统SOI工艺兼容，容易实现，使用了经过工艺和版图优化的N-型栅控二极管结构，可以提高SOI/CMOS集成电路电源与地之间的ESD耐受水平。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及ー种ESD保护结构，尤其是ー种S0I/CM0S集成电路电源与地之间的ESD保护结构，属于集成电路上ESD保护的

技术介绍
S0I/CM0S集成电路中元件的全介质隔离彻底消除了体硅电路的闩锁效应，同时具有寄生电容小、速度高、集成度高、工作温度范围广、抗辐照能力强等优势，使其在空间辐射环境电子系统、强辐射环境战略武器的大規模集成电路中得到重点应用。但是，静电放电 (ESD, Electrostatic discharge)是影响S0I/CM0S集成电路可靠性的一个主要因素。由于制备S0I/CM0S集成电路的材料、エ艺与体娃电路不同，SOI (Si I icon-on-Insulator )材料的硅膜很薄，SOI器件埋氧层的低热导率(比硅小两个数量级)影响了保护器件的散热，使其对积蓄的ESD能量的耗散能力非常之低，仅为体硅电路的1%。因此，基于S0I/CM0Sエ艺技术加工的集成电路的静电保护电路设计相比体硅电路更难于实现，这是SOI/ CMOS电路ESD水平难以提高的重要原因。在已有技术中，在电源与地之间采用SOI ニ极管连接，利用SOI ニ极管在ESD应カ条件下的反本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.ー种SOI/CMOS集成电路电源与地之间的ESD保护结构，包括SOI基板，所述SOI基板包括硅膜；所述硅膜上设置有源区，所述有源区的外圈设有隔离区(4);其特征是所述有源区包括第一导电类型扩散区(2)，所述第一导电类型扩散区(2)的外圈设有第一导电类型衬底(10)，所述第一导电类型衬底(10)的外圈设有第二导电类型扩散区(3);所述第ー导电类型衬底(10)的上方设有栅氧化层，所述栅氧化层上设有多晶硅栅(I )，所述多晶硅栅(I)呈环形。2.根据权利要求I所述的S0I/CM0S集成电路电源与地之间的ESD保护结构，其特征是所述第二导电类型扩散区(3)外圈的隔离区(4)为ニ氧化硅。3.根据权利要求I所述的S0I/CM0S集成电路电源与地之间的ESD保护结构，其特征是所述多晶硅栅(I)的周长大于2500微米。4.根据权利要求I所述的...

【专利技术属性】
技术研发人员：罗静，薛忠杰，周昕杰，胡永强，周毅，
申请(专利权)人：中国电子科技集团公司第五十八研究所，
类型：实用新型
国别省市：