电荷与数字混合累加型CMOS-TDI图像传感器制造技术

本发明专利技术涉及模拟集成电路设计领域，为实现充分发挥电荷域无噪声累加，数字域累加芯片面积小、无累加上限的优点，同时又不对电荷域累加时的传输效率和满阱容量以及数字域累加时ADC的速度提出过高要求，本发明专利技术采用的技术方案是，电荷与数字混合累加型CMOS‑TDI图像传感器，由像素阵列、列并行ADC阵列、列并行数字域累加阵列、移位寄存器、时序控制模块构成，像素阵列大小为L列N行，像素阵列中N行像素分成K个子像素阵列，每个子像素阵列由M行像素和一个读出电路组成；每个子像素阵列各级之间采用电荷累加方式，K个子阵列之间采用数字累加方式，其中N＝M×K。本发明专利技术主要应用于集成电路设计。

【技术实现步骤摘要】

本专利技术涉及模拟集成电路设计领域，特别涉及CMOS-TDI图像传感设计领域。
技术介绍
图像传感器将拍摄的图像转换为易于存储、传输和处理的电学信号。对于不同的工作环境，图像传感器的工作方式也不同，主要分为：面阵型和线阵型。其中面阵型图像传感器的像素阵列呈二维面阵排布，得到一幅完整的图像仅通过一次曝光就能够完成，主要应用于手机和数码相机中。线阵型图像传感器的像素阵列为一维线阵排布，对相对移动的物体进行扫描成像，主要应用于医疗成像、工业检测、航空航天等方面，其工作方式可参考图1。由于线阵型图像传感器拍摄的场景在曝光阶段一直在移动，因此线阵图像传感器的曝光时间受限于场景的移动速度。在光照度很低和扫描速度非常快的情况下，线阵型图像传感器的感应信号变得非常微弱，系统的信噪比(Signal-to-NoiseRatio,SNR)变得很低，严重影响拍摄图片的质量。因此，提出了时间延迟积分(TimeDelayIntegration,TDI)技术。TDI技术时通过多行像素对相同物体进行重复曝光，然后将曝光产生的电荷进行累加进而提高SNR和灵敏度。该技术特别适用于高速、低光照和高对比度的环境下。TDI型图像传感器非常适合由电荷耦合器件(ChargeCoupledDevice,CCD)实现。因为CCD器件可以实现信号的无噪声累加。目前TDI技术多应用在CCD图像传感器中，普遍采用的CCD-TDI图像传感器的结构类似一个长方形的面阵CCD图像传感器，如图2所示，CCD-TDI图像传感器的工作过程如下：n级CCD-TDI图像传感器一共有n行像素，某一列上的第一行像素在第一个曝光周期内收集到的电荷并不直接输出，而是与同列第二个像素在第二个曝光周期内收集到的电荷相加，以此类推CCD-TDI图像传感器最后一行(第n行)的像素收集到的电荷与前面n-1次收集到的电荷累加后再按照普通线阵CCD器件的输出方式进行读出。在CCD-TDI图像传感器中，输出信号的幅度是n个像素积分电荷的累加，即相当于一个像素n倍曝光周期内所收集到的电荷，进而SNR被提升了n倍。但是CCD图像传感器的工作电压很高，因此其功耗十分高。而且CCD的实现依赖于特殊的工艺，因此CCD图像传感器无法在同一芯片上集成模拟和数字处理电路，因此其系统十分复杂。相比CCD图像传感器，CMOS(ComplementaryMetalOxideSemiconductor,互补金属氧化物半导体)图像传感器可以同现代CMOS工艺很好的兼容，而且具有集成度高、功耗低、成本低廉等非常重要优势。CMOS图像传感器正在逐步占据图像传感器市场的主导地位。CMOS-TDI图像传感器是基于CMOS工艺实现TDI功能。具体有三种实现方案：第一种是电荷域累加方案，该方案是在CMOS工艺上实现CCD工作方式，主要限制因素是电荷传输效率和满阱容量。第二种方式是模拟域累加方案，该方案是将像素输出的模拟信号先在模拟累加器中完成累加，然后将完成累加后的信号送入ADC(AnalogtoDigitalConverter，模拟数字转换器)中进行量化输出。通常模拟累加器中的存储单元是用电容来实现。因此，当累加级数比较高时，电容阵列将会占用很大芯片面积，而且当累加级数很高时，会使累加后的信号达到上限，造成图像信息的丢失。因此模拟域累加方案的级数扩展能力一般。第三种是数字域累加方案，该方案将像素输出信号直接送入ADC中进行量化，然后将量化后的数字量送入数字累加器中实现对信号的累加，但是该方案对ADC的速度要求非常严格，其累加速度受限于ADC的速度。
技术实现思路
为克服现有技术的不足，本专利技术旨在提出电荷与数字混合累加型的CMOS-TDI，能够实现充分发挥电荷域无噪声累加，数字域累加芯片面积小、无累加上限的优点，同时又不对电荷域累加时的传输效率和满阱容量以及数字域累加时ADC的速度提出过高要求，本专利技术采用的技术方案是，电荷与数字混合累加型CMOS-TDI图像传感器，由像素阵列、列并行ADC阵列、列并行数字域累加阵列、移位寄存器、时序控制模块构成，像素阵列大小为L列N行，像素阵列中N行像素分成K个子像素阵列，每个子像素阵列由M行像素和一个读出电路组成；每个子像素阵列各级之间采用电荷累加方式，K个子阵列之间采用数字累加方式，其中N＝M×K；从像素阵列输出的模拟信号经列并行ADC阵列处理转成数字信号，列并行ADC阵列后连接数字域累加器，再由数字域累加器对相同曝光信号的数字码进行累加操作，累加后的信号由移位寄存器输出，时序控制模块负责产生控制各个模块的协调工作。子像素阵列由M行电荷累加型像素组成，渡越时间TL定义为物体移动一个像素长度所需时间，图像传感器工作M-1个渡越时间后，第一次被拍摄物体运动到第一个子像素阵列中的第M个像素位置，第一次被拍摄物体被第一个子像素阵列捕捉M次，第一个子像素阵列的信号被读出电路读出，由ADC转换成数字码。再经过M个渡越时间，此时第一次被拍摄的物体运动到第二个子像素阵列的第M个像素下，第一次被拍摄的物体已经被曝光2×M次，曝光产生的电荷已经被累加了2×M次。以相同的方式读出K×M次，就完成对同一物体的N次捕捉，同时对产生的信号完成了N次累加，实现N级TDI功能。本专利技术的特点及有益效果是：本专利技术描述的N级电荷与数字混合累加型CMOS-TDI图像传感器中，将N级TDI累加拆分成M级电荷域累加和K级数字域累加，其中N＝M×K。相比于单纯使用电荷域累加方法，电荷转移效率比电荷域累加型提高了(1-ε)M-N倍。相比于单纯使用数字域累加方法，对ADC的速度要求降低了M倍。附图说明：图1线阵图像传感器的工作模式示意图。图2CCD-TDI图像传感器的工作原理示意图。图3N级电荷与数字混合累加型CMOS-TDI图像传感器架构图。图46级电荷与数字混合累加型CMOS-TDI图像传感器工作流程图。具体实施方式模拟域累加方案是将像素曝光得到的电压信号或者电流信号在像素阵列输出端进行累加，然后将累加后的信号经过ADC量化输出。该方案需要在芯片内部集成模拟域累加器，通常模拟累加器是通过积分电容实现的。因此，当累加级数比较高时，电容阵列将会占用很大芯片面积，而且当累加级数很高时，会使累加后的信号达到上限，造成图像信息的丢失。数字域累加方案是将像素曝光产生的信号通过ADC量化产生二进制码值，将二进制码值在数字累加器中进行累加，最终将结果输出。因为累加器是由数字电路实现的，芯片面积较小，同时累加信息是数字码值，不存在累加上限问题，因此数字域累加方案的累加级数扩展能力很强。数字域累加方案对ADC的速度要求较高，因此相比于模拟域累加功耗更高。电荷域累加方案类似于CCD-TDI图像传感器的电荷处理方案，将像素对物体曝光产生的光生电荷在像素内部进行转移和存储，最后由读出电路读出。其读出电路与普通的CMOS图像传感器读出电路相同，设计比较简单。从设计成本上考虑，电荷域累加方案的成本较大。电荷与数字混合累加型CMOS-TDI图像传感器由像素阵列、列并行ADC阵列、列并行数字域累加阵列、移位寄存器、时序控制模块构成。其中像素阵列大小为L列N行，像素阵列中N行像素分成K个子像素阵列，每个子像素阵列由M行像素和一个读出电路组成；每个子像素阵列各级之间采用本文档来自技高网...

【技术保护点】
一种电荷与数字混合累加型CMOS‑TDI图像传感器，其特征是，由像素阵列、列并行ADC阵列、列并行数字域累加阵列、移位寄存器、时序控制模块构成，像素阵列大小为L列N行，像素阵列中N行像素分成K个子像素阵列，每个子像素阵列由M行像素和一个读出电路组成；每个子像素阵列各级之间采用电荷累加方式，K个子阵列之间采用数字累加方式，其中N＝M×K；从像素阵列输出的模拟信号经列并行ADC阵列处理转成数字信号，列并行ADC阵列后连接数字域累加器，再由数字域累加器对相同曝光信号的数字码进行累加操作，累加后的信号由移位寄存器输出，时序控制模块负责产生控制各个模块的协调工作。

【技术特征摘要】
1.一种电荷与数字混合累加型CMOS-TDI图像传感器，其特征是，由像素阵列、列并行ADC阵列、列并行数字域累加阵列、移位寄存器、时序控制模块构成，像素阵列大小为L列N行，像素阵列中N行像素分成K个子像素阵列，每个子像素阵列由M行像素和一个读出电路组成；每个子像素阵列各级之间采用电荷累加方式，K个子阵列之间采用数字累加方式，其中N＝M×K；从像素阵列输出的模拟信号经列并行ADC阵列处理转成数字信号，列并行ADC阵列后连接数字域累加器，再由数字域累加器对相同曝光信号的数字码进行累加操作，累加后的信号由移位寄存器输出，时序控制模块负责产生控制各个模块的协调工作。2.如权利要求1所述的电荷与...

【专利技术属性】
技术研发人员：高静，黄蕊，聂凯明，徐江涛，
申请(专利权)人：天津大学，
类型：发明
国别省市：天津;12