电容的制造方法、以及CMOS图像传感器的制造方法技术

一种电容的制造方法、以及CMOS图像传感器的制造方法，电容制造方法包括：提供形成有STI结构的衬底，STI结构的上表面高于衬底的表面；在衬底和STI结构上形成堆叠层，堆叠层包括应力缓冲层、以及其上的硬掩模层；在堆叠层内形成露出表面的开口；在开口的侧壁形成保护侧墙；沿开口刻蚀衬底以形成沟槽；去除一定厚度的堆叠层；去除保护侧墙后，形成覆盖在剩余堆叠层的表面上、并填充满沟槽的介电层和导电层；去除衬底表面的剩余堆叠层、介电层、及导电层，沟槽内的导电层、介电层、以及衬底构成电容。本发明专利技术的方案解决了以下问题：现有电容的制造方法中，STI结构的电隔离效果不佳，造成电容与衬底上邻近的有源区域存在漏电的可能。

【技术实现步骤摘要】

本专利技术涉及半导体
，特别是涉及一种电容的制造方法、以及一种CMOS图像传感器的制造方法。
技术介绍
图像传感器(ImageSensor)是一种将光学信息转换为电信号的装置。目前，图像传感器已被广泛应用于摄像、图像采集、扫描仪以及工业测量等领域。现有图像传感器可以分为CCD(ChargeCoupledDevice，电荷耦合元件)图像传感器和CMOS(ComplementaryMetal-OxideSemiconductor，金属氧化物半导体)图像传感器两种。与CCD图像传感器相比，CMOS图像传感器(简称CIS)具有更广泛的应用。CMOS图像传感器除了包含感光元件之外，还往往包括其它元件，如晶体管、电容等等。下面将对现有CMOS图像传感器中一种电容的结构作介绍：如图4所示，半导体衬底1内形成有沟槽10，沟槽10内填充有介电层4、以及位于介电层4表面的导电层5，导电层5、半导体衬底1、以及位于两者之间的介电层4构成电容。电容所在的半导体衬底1内还形成有与沟槽10存在间隔的STI(ShallowTrenchIsolation，浅沟槽隔离)结构2，其作用在于：将电容与半导体衬底1上邻近的有源区域(未标识)电隔离。下面结合图1至图4对上述电容的制造方法作具体介绍。如图1所示，提供半导体衬底1，半导体衬底1内形成有STI结构2，STI结构2的上表面20高于半导体衬底1的表面S。在半导体衬底1和STI结构r>2上形成堆叠层3，然后，在堆叠层3内形成露出表面S的开口30，开口30与STI结构2在平行于表面S的方向A上存在间隔。堆叠层3包括应力缓冲层31、以及位于应力缓冲层31上的硬掩模层32。如图2所示，以具有开口30的堆叠层3为掩模对半导体衬底1进行干法刻蚀，以在半导体衬底1内形成沟槽10。如图3所示，去除一定厚度的硬掩模层32，在图中硬掩模层32中被去除的部分为虚线区域所示。如图4所示，在沟槽10的表面形成介电层4、以及位于介电层4表面的导电层5，介电层4和导电层5将沟槽10填满。但是，上述方法存在以下不足：STI结构2的电隔离效果不佳，造成电容与半导体衬底上邻近的有源区域存在漏电的可能。
技术实现思路
本专利技术要解决的问题是：现有电容的制造方法中，STI结构的电隔离效果不佳，造成电容与半导体衬底上邻近的有源区域存在漏电的可能。为解决上述问题，本专利技术提供了一种电容的制造方法，包括：提供半导体衬底，所述半导体衬底内形成有STI结构，所述STI结构的上表面高于半导体衬底的表面；在所述半导体衬底和STI结构上形成堆叠层，所述堆叠层包括应力缓冲层、以及位于所述应力缓冲层上的硬掩模层；在所述堆叠层内形成露出半导体衬底表面的开口，所述开口与STI结构在平行于所述半导体衬底表面的方向上存在间隔；在所述开口的侧壁形成保护侧墙；形成所述保护侧墙之后，沿所述开口刻蚀所述半导体衬底，以在所述半导体衬底内形成沟槽；形成所述沟槽之后，去除一定厚度的所述堆叠层；去除一定厚度的所述堆叠层之后，去除所述保护侧墙，然后，形成覆盖在剩余所述堆叠层的表面上、并填充满所述沟槽的介电层、以及位于所述介电层表面的导电层；去除所述半导体衬底表面的剩余所述堆叠层、介电层、以及导电层，所述沟槽内的所述导电层、介电层、以及半导体衬底构成电容。可选地，所述硬掩模层包括：第一硬掩模层、以及位于所述第一硬掩模层上的第二硬掩模层；去除一定厚度的所述硬掩模层为：去除所述第二硬掩模层。可选地，去除所述第二硬掩模层的方法为湿法刻蚀。可选地，所述第一硬掩模层的材料为氮化硅，所述第二硬掩模层的材料为氧化硅，所述半导体衬底的材料为硅。可选地，所述应力缓冲层的材料为氧化硅。可选地，所述保护侧墙的材料为氮化硅。可选地，所述开口的形成方法包括：在所述堆叠层上形成图形化的第三硬掩模层；以所述图形化的第三硬掩模层为掩模对堆叠层进行干法刻蚀，以形成所述开口；形成所述开口之后，去除所述图形化的第三硬掩模层。可选地，以所述图形化的第三硬掩模层为掩模对堆叠层进行干法刻蚀的步骤包括：首先，采用第一种干法刻蚀工艺对所述第一硬掩模层进行刻蚀；待所述开口贯穿第一硬掩模层、且第二硬掩模层露出时，采用第二种干法刻蚀工艺对第二硬掩模层和应力缓冲层进行刻蚀。可选地，所述第三硬掩模层的材料为多晶硅。可选地，所述导电层的材料为多晶硅。可选地，去除所述保护侧墙的方法为湿法刻蚀。另外，本专利技术还提供了一种CMOS图像传感器的制造方法，包括：上述任一所述的电容的制造方法。与现有技术相比，本专利技术的技术方案具有以下优点：在堆叠层内形成开口之后、在以具有开口的堆叠层为掩模对半导体衬底进行刻蚀以形成沟槽之前，增加了在开口的侧壁形成保护侧墙的步骤。在去除一定厚度的硬掩模层的步骤中，覆盖在开口侧壁的保护侧墙能够将应力缓冲层中位于STI结构和邻近的沟槽之间的部分、以及STI结构与刻蚀剂或刻蚀气体隔离开来以阻止其被刻蚀，在去除一定厚度的硬掩模层之后，应力缓冲层、以及STI结构仍是完整无缺的，因此，STI结构具有良好的电隔离效果，杜绝了后续形成的电容与半导体衬底上邻近的有源区域存在漏电的可能。附图说明图1至图4是现有CMOS图像传感器中的一种电容在不同制作阶段的剖面示意图；图5至图15是本专利技术的一个实施例中电容在不同制作阶段的剖面示意图。具体实施方式如前所述，现有电容的制造方法存在以下不足：STI结构的电隔离效果不佳，造成电容与半导体衬底上邻近的有源区域存在漏电的可能。经过研究发现，出现上述问题的原因在于：如图3所示，在去除一定厚度的硬掩模层32的同时，应力缓冲层31中暴露在沟槽10中的部分也会暴露在刻蚀剂或刻蚀气体中，使应力缓冲层31中位于STI结构2和邻近的沟槽10之间的部分被刻蚀掉，并在应力缓冲层31内形成缺口310，造成STI结构2面向沟槽10的侧面暴露在缺口310中。这样一来，STI结构2也会暴露在刻蚀剂或刻蚀气体中，造成STI结构2的一部分被刻蚀掉(被刻蚀掉的部分在STI结构2内形成空洞21)，致使STI结构2的电隔离效果不佳。为了解决上述问题，本专利技术提供了一种新的电容制造方法，在该方法中，STI结构具有良好的电隔离效果，电容与半导体衬底上邻近的有源区域不存在漏电的可能。为使本专利技术的上述目的、特征和优点能够更为明显易懂，下面结合附图...

【技术保护点】
一种电容的制造方法，其特征在于，包括：提供半导体衬底，所述半导体衬底内形成有STI结构，所述STI结构的上表面高于半导体衬底的表面；在所述半导体衬底和STI结构上形成堆叠层，所述堆叠层包括应力缓冲层、以及位于所述应力缓冲层上的硬掩模层；在所述堆叠层内形成露出半导体衬底表面的开口，所述开口与STI结构在平行于所述半导体衬底表面的方向上存在间隔；在所述开口的侧壁形成保护侧墙；形成所述保护侧墙之后，沿所述开口刻蚀所述半导体衬底，以在所述半导体衬底内形成沟槽；形成所述沟槽之后，去除一定厚度的所述堆叠层；去除一定厚度的所述堆叠层之后，去除所述保护侧墙，然后，形成覆盖在剩余所述堆叠层的表面上、并填充满所述沟槽的介电层、以及位于所述介电层表面的导电层；去除所述半导体衬底表面的剩余所述堆叠层、介电层、以及导电层，所述沟槽内的所述导电层、介电层、以及半导体衬底构成电容。

【技术特征摘要】
1.一种电容的制造方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底内形成有STI结构，所述STI结构的
上表面高于半导体衬底的表面；
在所述半导体衬底和STI结构上形成堆叠层，所述堆叠层包括应力缓冲
层、以及位于所述应力缓冲层上的硬掩模层；
在所述堆叠层内形成露出半导体衬底表面的开口，所述开口与STI结构
在平行于所述半导体衬底表面的方向上存在间隔；
在所述开口的侧壁形成保护侧墙；
形成所述保护侧墙之后，沿所述开口刻蚀所述半导体衬底，以在所述半
导体衬底内形成沟槽；
形成所述沟槽之后，去除一定厚度的所述堆叠层；
去除一定厚度的所述堆叠层之后，去除所述保护侧墙，然后，形成覆盖
在剩余所述堆叠层的表面上、并填充满所述沟槽的介电层、以及位于所述介
电层表面的导电层；
去除所述半导体衬底表面的剩余所述堆叠层、介电层、以及导电层，所
述沟槽内的所述导电层、介电层、以及半导体衬底构成电容。
2.如权利要求1所述的制造方法，其特征在于，所述硬掩模层包括：第一硬
掩模层、以及位于所述第一硬掩模层上的第二硬掩模层；
去除一定厚度的所述硬掩模层为：去除所述第二硬掩模层。
3.如权利要求2所述的制造方法，其特征在于，去除所述第二硬掩模层的方
法为湿法刻蚀。
4.如权利要求2所述的制造方法，其特征在于，所述第一硬掩模...

【专利技术属性】
技术研发人员：王伟，汪新学，郑超，伏广才，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31