【技术实现步骤摘要】
本技术涉及静电放电防护电路，具体涉及一种静电放电保护用可控硅结构。
技术介绍
静电放电(Electro Static Discharge, ESD)防护能力是集成电路的重要可靠性指标之一。随着关键尺寸的减小，核心电路能工作电压越来越小，如O. 18um工艺的工作电压是1.8V，0. 13um工艺的工作电压是I. 5V，在静电脉冲下能承受的耐压也随之进一步降低。为了获得足够低的保护电压，目前大量使用SCR可控硅结构对集成电路进行静电保护。为了防止SCR在工作时发生误触发闩锁效应，常用的方法是串联二极管或者加大触发电流，通过高的维持电压关断闩锁效应或大的触发电流需求防止SCR结构触发。这些做法虽然解决了一些实际问题，但也存在一定的问题，如未使用减薄工艺的SCR结构维持电压在1V-1. IV之间，串联一个二极管的维持电压调节能力是O. 9V，对于I. 8V工作的电路，为了获 得2. 3V的维持电压，则存在较大的难度，当串联一个二极管时，维持电压为2-2. IV，可靠性偏低，串联两个二极管时，维持电压为3. OV左右，维持电压又过高，大幅度降低了可控硅结构的ESD保护能...
【技术保护点】
【技术特征摘要】
1.一种静电放电保护用可控娃结构，其特征在于，包括 一第一 N型阱、一第二 N型阱、一第一 P型阱、一第二 P型阱、一第一 P+掺杂区及一第一N+掺杂区组成； 所述第一 N型阱和所述第一 P型阱，设置在未减薄的体硅工艺层上； 所述第一 P+掺杂区，设置在所述第一 N型阱中，与阳极相连； 所述第一 N+掺杂区，设置在所述第一 P型阱中，与阴极相连； 所述第二 N型阱和所述第二 P型阱，设置在减薄的体硅工艺层上； 所述第一 N型阱依次通过第二 N型阱、第二 P型阱与所述第一 P型阱相连； 一重掺杂埋藏阱或重掺杂外延片衬底，设置在第一 N型阱、第一 P型阱、第二 N型阱、第二P型阱的下方。2.如权利要求I所述的可控硅结构，其特征在于 所述可控硅结构是一静电放电保护组件。3.如权利要求I所述的可控硅结构，其特征在于 所述减薄的体娃工艺层厚度小于500nm。4.如权利要求I所述的可控硅结构，其特征在于，还包括 一触发电极，所述触发电极是设置在第一 N型阱中的第二 N+电极或者设置在第一 P型讲内的第二 P+电极，所述触发电极与一触发结构相连。5.如权利要求4所述的可控硅结构，其特征在于 所述触发结构是一种电阻一电容触发互补型金属氧化物半导体结构CMOS，所述电阻一端与阴极相连，一端与电容相连，所述电容另一端与阳极相连；所述电阻与电容的公共端与CMOS的栅极相连，CMOS的PMOS源一体极与阳极相连，CMOS的NMOS源一体极与阴极相连，CMOS的漏极与所述触发电极第二 N+电极相连。6.如权利要求4所述的可控硅结构，其特征在于 所述触发结构是一种电阻-电容触发互补型金属氧化物半导体结构CMOS，所述电阻一端与阳极相连，一端与电容相连，所述电容另一端与阴极相连；所述电阻与电容的公共端与CMOS的栅极相连，CMOS的PMOS源一体极与阳极相连，CMOS的NMOS源一体极与阴极相连，CMOS的漏极与所述触发电极第二 P+电极相连。7.如权利要求I所述的可控硅结构，其特征在于，还包括 第三N+掺杂区和第三P+掺杂区；所述第三N+掺杂区设置在第一 N型阱中，与所述第一 P+掺杂区短接，所述第三P+掺杂区设置在第一 P型阱中，与所述第一 N+掺杂区短接。8.如权利要求7所述的可控硅结构，其特征在于 所述第一 P+掺杂区、第一 N+掺杂区、第...
【专利技术属性】
技术研发人员：曾传滨，毕津顺，李多力，罗家俊，韩郑生，
申请(专利权)人：中国科学院微电子研究所，
类型：实用新型
国别省市：
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