制作半导体器件结构的方法技术

本发明专利技术公开了一种制作半导体器件结构的方法，包括：提供一衬底，该衬底上方形成有栅极结构；在栅极结构的外围形成有包括第一侧壁层结构和第一垫氧层结构的间隙壁结构；在衬底上形成外延区；去除所述间隙壁结构中的第一侧壁层结构并形成第一偏移侧壁层结构；在衬底中位于外延区的内侧且紧邻于外延区的位置形成轻掺杂区，在所述第一偏移侧壁层结构的外侧形成第二侧壁层结构；以及在所述外延区的上方且在该第二侧壁层结构的外侧形成硅化区且在所述衬底中形成源/漏极，得到所述半导体器件结构。该方法使得上述外延区上方形成的硅化区不被损伤，可以降低硅化区的电阻，减小半导体器件结构的片上电阻，由此提高了制备的半导体器件结构的电学性能。

【技术实现步骤摘要】

本专利技术涉及半导体制造工艺，特别涉及一种。
技术介绍
在半导体器件微型化、高密度化、高速化、高可靠化和系统集成化等需求的推动下，半导体器件的最小特征尺寸也从最初的1毫米发展到现在的90纳米或60纳米，并且在未来的几年内将会进入45纳米及其以下节点的时代，若不改变半导体器件的组成成分和结构，仅单纯的按比例缩小半导体器件会因其饱和漏电流(IDSQ过大而变得不可行，所以半导体器件在按比例缩小的同时会改变一些构件的成分或结构来减小IDSS。例如，可以调整晶体管栅极下方沟道区的长度来改变结合沟道区的电阻，由此提高晶体管效率。但是， 由于热载流子而导致的门限电压会随时间而变化，以及可能产生互导的恶化。解决该问题最好是在半导体器件结构中设置源/漏极扩展区即轻掺杂区(LDD区)。此外，在半导体器件结构的沟道区产生应变也可使载流子的迁移率增加，同时可以减小半导体器件结构的体积，并可以提高半导体器件结构的电学性能。一般而言，希望在N型半导体器件结构的沟道区感应出一个从源极到漏极方向的张应力，以利增加电子迁移率；在P型半导体器件结构的沟道区感应出一个从源极到漏极方向的压应力，以增加空穴迁移率。以下以半导体器件结构的PMOS区域为例进行说明。具体地，制备半导体器件结构的PMOS区域的源/漏极(S/D)扩展区的方法可以如下首先，在具有N阱的半导体衬底区域(PM0S区域)上形成栅极结构。接着，在该栅极结构的两侧形成间隙壁结构，其中，所述间隙壁结构包括垫氧层结构和侧壁层结构。然后在上述衬底上形成锗化硅外延区，该锗化硅外延区紧邻间隙壁结构外侧(该处是以栅极结构为中心，远离栅极结构为外侧，靠近栅极结构为内侧)，以及在形成外延区的上方沉积单晶硅和金属的混合物使其形成硅化区，再接着去除上述间隙壁结构包含的侧壁层结构，再形成轻掺杂区(LDD区)，该LDD区紧邻所述外延区的内侧，且该LDD区部分地与外延区重合。最后再次形成间隙壁结构所需要的侧壁层结构，并通过重掺杂方式在衬底上形成PMOS区域的源极/漏极。其中，该PMOS区域的锗化硅外延区是用于导引应力至沟道区。然而上述制备PMOS区域S/D扩展区的工艺出现的问题就是，在去除上述侧壁层结构时，容易导致外延区上方的硅化区损伤，使硅化区变得非常薄且使该硅化区的电阻非常大。即外延区和硅化区总的电阻远大于其它部分结构的电阻，相对应地，所述半导体器件结构的NMOS区域也会发生类似上述的问题，从而导致最后获取的半导体器件结构的片上电阻较大，进一步地导致半导体器件结构的驱动电流增大。此外，由于现有技术中是先形成硅化区再形成LDD区，还可能使LDD区的制备过程中，LDD区的离子无法精确注入到版图设计的位置，即在形成该LDD区的制备过程中容易产生阴影效应，进而无法制备出符合版图设计的LDD区，由此得不到符合实际工艺需求的半导体器件结构。
技术实现思路
4在
技术实现思路
部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。为了有效解决上述问题，本专利技术提出了一种，包括下列步骤提供具有离子阱的衬底，该衬底上方形成有对应该离子阱的栅极结构；在所述栅极结构的外围形成间隙壁结构，该间隙壁结构从外到内依次包括第一侧壁层结构和第一垫氧层结构；在所述衬底上位于所述第一侧壁层结构的外侧且紧邻于所述第一侧壁层结构的位置形成外延区；去除所述间隙壁结构中的所述第一侧壁层结构，并形成第一偏移侧壁层结构；在所述衬底中位于所述外延区的内侧且紧邻于所述外延区的位置形成轻掺杂区， 该轻掺杂区的一部分位于所述第一偏移侧壁层结构的下方；在所述第一偏移侧壁层结构的外侧形成第二侧壁层结构；在所述外延区的上方且在该第二侧壁层结构的外侧形成硅化区，以及在所述衬底中且在该第二侧壁层结构的外侧形成源/漏极区，得到所述半导体器件结构。进一步地，当所述离子阱为N阱时，在所述衬底上位于所述第一侧壁层结构的外侧且紧邻于所述第一侧壁层结构的位置形成凹槽，且在所述凹槽中填充锗原子和硅原子形成锗化硅外延区；当所述离子阱为P阱时，在所述衬底上位于所述第一侧壁层结构的外侧且紧邻于所述第一侧壁层结构的位置形成凹槽，且在所述凹槽中填充碳原子和硅原子形成碳化硅外延区。进一步地，所述第一垫氧层结构的形成方式是炉管氧化法、快速热氧化法或原位水蒸气产生氧化法；所述第一侧壁层结构、所述第一偏移侧壁层结构和所述第二侧壁层结构的形成方式选自低压化学气相沉积、半大气压化学气相沉积和等离子体增强性化学气相沉积中的任一种。进一步地，所述在所述衬底中位于所述外延区的内侧且紧邻于所述外延区的位置形成轻掺杂区包括形成多个轻掺杂区。进一步地，当所述离子阱为N阱时，所述在所述外延区的上方且在该第二侧壁层结构的外侧形成硅化区包括形成为硅镍钼合金化合物的硅化区。进一步地，所述栅极结构包括位于所述衬底上方的栅极绝缘层和位于所述栅极绝缘层上方的栅极金属层。进一步地，所述第一垫氧层结构、所述第一侧壁层结构、所述第一偏移侧壁层结构和所述第二侧壁层结构的材料为氧化物、氮化物或两者的组合物，且所述第一垫氧层结构和所述第一侧壁层结构所选用的材料是不同的，所述第一垫氧层结构和所述第一偏移侧壁层结构所选用的材料是不同的，所述第一偏移侧壁层结构和所述第二侧壁层结构的材料是不同的。进一步地，采用气体为SiH4、TE0S、&和O3的混合气体制备材料为氧化物的所述第一偏移侧壁层结构、所述第一侧壁层结构和所述第二侧壁层结构；采用气体为DCS、SiH4*NH3的混合气体制备材料为氮化物的所述第一偏移侧壁层结构、所述第一侧壁层结构和所述第二侧壁层结构。进一步地，当所述离子阱为N阱时，所述轻掺杂区的掺杂杂质为硼或BF2 ；当所述离子阱为P阱时，所述轻掺杂区的掺杂杂质为磷或砷。采用本专利技术的方法制备的半导体器件结构，能够保证在外延区上方形成的硅化区不被损伤。即可以在硅化区获得较多的硅镍钼合金化合物，由此可以有效地降低了硅化区的电阻，减小半导体器件结构的片上电阻，且能够降低半导体器件结构的驱动电流。另外， 本专利技术先进行LDD区的注入，之后再形成硅化区，由此可以避免在LDD区的离子注入过程中间产生的阴影效应，且可以获得符合版图设计要求的LDD区，通过本专利技术的方法可以提高制备的半导体器件结构的电学性能。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。在附图中，图IA到图IK是根据本专利技术的实施例制备半导体器件结构的剖面示意图；图2是根据本专利技术的实施例的方法制备的半导体器件结构的工艺流程图。具体实施例方式在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。为了彻底了解本专利技术，将在下列的描述中提出详细的步骤，以便说明本专利技术是如何改进制作半导体器件结构的工艺来解决现有技术中的问题。显然，本专利技术的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本文档来自技高网...

【技术保护点】
１．一种制作半导体器件结构的方法，其特征在于，所述方法包括下列步骤：提供具有离子阱的衬底，该衬底上方形成有对应该离子阱的栅极结构；在所述栅极结构的外围形成间隙壁结构，该间隙壁结构从外到内依次包括第一侧壁层结构和第一垫氧层结构；在所述衬底上位于所述第一侧壁层结构的外侧且紧邻于所述第一侧壁层结构的位置形成外延区；去除所述间隙壁结构中的所述第一侧壁层结构，并形成第一偏移侧壁层结构；在所述衬底中位于所述外延区的内侧且紧邻于所述外延区的位置形成轻掺杂区，该轻掺杂区的一部分位于所述第一偏移侧壁层结构的下方；在所述第一偏移侧壁层结构的外侧形成第二侧壁层结构；在所述外延区的上方且在该第二侧壁层结构的外侧形成硅化区，以及在所述衬底中且在该第二侧壁层结构的外侧形成源／漏极区，得到所述半导体器件结构。

【技术特征摘要】

【专利技术属性】
技术研发人员：何有丰，胡亚兰，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31