VDMOS器件及其制作方法技术

本发明专利技术提供VDMOS器件的制作方法，包括：提供半导体衬底，所述半导体衬底上形成有第一N型外延层；在所述第一N型外延层上方形成具有开口的硬掩膜层；沿所述开口刻蚀第一N型外延层至露出半导体衬底，形成P型阻挡图形；在所述P型阻挡图形内形成P型阻挡层，与所述第一N型外延层厚度相同；去除所述硬掩膜层；在所述第一N型外延层和P型阻挡层上形成第二N型外延层；在所述第二N型外延层上方形成栅极，在栅极两侧的第二N型外延层内形成源极，在与栅极和源极对应的半导体衬底背面形成漏极。所述方法不需要进行多次离子注入和高温退火，一次形成均匀度较好的P型阻挡层，所述方法工艺简单，容易控制，并降低了器件的制作成本。

【技术实现步骤摘要】

本专利技术涉及功率器件，特别涉及利用选择性外延工艺制作VDMOS器件的方法及 VDMOS器件的结构。
技术介绍
垂直双扩散金属氧化物半导体场效应管(VDMOS)作为功率器件的一种，由于其具有高输入阻抗和低导通压降的优点而被广泛应用。现有技术VDMOS器件的制作方法如申请号为200810057881. 5的中国专利申请中公开的，具体参考图1至图4所示。如图1所示， 首先，提供N型半导体衬底100，在所述N型半导体衬底100上形成N型外延层101 ；然后， 在所述N型外延层101上方依次形成栅氧化层111和位于所述栅氧化层111上方的多晶硅栅层108 ；接着，请参考图2，对所述N型外延层101进行P阱注入，形成P阱107，所述P阱 107位于多晶栅层108的两侧；接着，对所述P阱107下方的N型外延层101进行离子注入， 形成P型阻挡层104 ；然后，参考图3，进行重掺杂离子注入，在所述P阱107内形成N型重掺杂区106 ；最后，参考图4，进行金属化工艺，在多晶硅栅层108上方形成栅极金属层109， 在N型重掺杂区106上方形成源极金属层110，在半导体衬底100的背面形成漏极金属层 112，所述背面是指半导体衬底100上器件生长面的相对面。所述栅极金属层109与多晶硅栅层108共同构成栅极G，所述源极金属层110和N型重掺杂区106共同构成了源极S，所述漏极金属层112与半导体衬底100构成了漏极D。现有技术形成的P型阻挡层的掺杂杂质的均勻性不好，增大了 VDMOS器件的导通压降与沟道电阻。为了解决上述问题，现有技术在所述N型外延层101进行多次离子注入以及高温退火步骤，在N型外延层101两侧形成P型阻挡层。但是多次离子注入和高温退火步骤，工艺复杂，离子注入的均勻性不好控制，并且制造成本高。因此，需要一种VDMOS器件的制作方法，能够形成均勻性较好的P型阻挡层，同时工艺简单，容易控制，制造成本低。
技术实现思路
本专利技术解决的问题是提供了一种VDMOS器件的制作方法，能够形成均勻性较好的 P型阻挡层，同时工艺简单，容易控制，制造成本低。为解决上述问题，本专利技术提供了一种VDMOS器件的制作方法，包括提供半导体衬底，所述半导体衬底上形成有第一 N型外延层；在所述第一 N型外延层上方形成具有开口的硬掩膜层；沿所述开口刻蚀第一 N型外延层至露出半导体衬底，形成P型阻挡图形；在所述P型阻挡图形内形成P型阻挡层，与所述第一 N型外延层厚度相同；去除所述硬掩膜层；在所述第一 N型外延层和P型阻挡层上形成第二 N型外延层；在所述第二 N型外延层上方形成栅极，在栅极两侧的第二 N型外延层内形成源极， 在与栅极和源极对应的半导体衬底背面形成漏极。可选的，所述第一 N型外延层的材料为外延单晶硅，厚度范围为5 20微米，电阻率范围为30 60欧姆·厘米。可选的，所述P型阻挡层的材料为外延单晶硅，电阻率为10 20欧姆·厘米。可选的，所述第二 N型外延层的材料为外延单晶硅，厚度范围为3 5微米，电阻率为30 60欧姆·厘米。可选的，所述P型阻挡层的形成方法为选择性外延法。可选的，所述硬掩膜层的材质选自氧化硅、氮化硅、低温氧化物。可选的，所述第二 N型外延层和第一 N型外延层的掺杂浓度和掺杂类型相同。相应的，本专利技术还提供一种VDMOS器件，包括半导体衬底，位于半导体衬底中的第一 N型外延层，还包括位于第一 N型外延层两侧的与第一 N型外延层厚度相同的P型阻挡层；位于所述第一 N型外延层和P型阻挡层上方的第二 N型外延层，位于所述第二 N型外延层上的栅极，位于栅极两侧的第二 N型外延层内的源极，位于栅极和源极对应的半导体衬底背面的漏极。可选的，所述第一 N型外延层的材料为外延单晶硅，厚度范围为5 20微米，电阻率范围为30 60欧姆·厘米。可选的，所述P型阻挡层的材料为外延单晶硅，电阻率为10 20欧姆·厘米。可选的，所述第二 N型外延层的材料为外延单晶硅，厚度范围为3 5微米，电阻率为30 60欧姆·厘米。与现有技术相比，本专利技术具有以下优点通过刻蚀N型外延层，并在N型外延层两侧形成与其相邻的P型阻挡层，所述方法无需进行高能离子注入，并且不需要进行多次离子注入和高温退火，一次形成均勻度较好的P型阻挡层，所述方法工艺简单，容易控制，并且降低了 VDMOS器件的制作成本。附图说明图1至图4是现有技术VDMOS器件的制作方法剖面结构示意图；图5是本专利技术的VDMOS器件制作方法流程示意图；图6至图12是本专利技术的VDMOS器件制作方法剖面结构示意图。具体实施例方式为了减小VDMOS器件的导通压降并且改善沟道电阻，现有技术提高第一 N型外延层的掺杂浓度，在第一 N型外延层两侧形成与第一 N型外延层厚度相同的P型阻挡层。现有技术分为多个外延步骤形成第一 N型外延层，其中，每个外延步骤形成一个子外延层，其厚度为第一 N型外延层厚度的一部分。在形成一子外延层后，以一定的倾斜角度(例如是 45度)对该子外延层进行P型离子注入，在所述子外延层两侧形成子阻挡层，直至多个子外延层构成所述第一 N型外延层，所述子外延层两侧的子阻挡层构成P型阻挡层。通常为了保证注入的离子激活，现有技术在进行P型离子注入后还需要进行高温退火步骤。由于现有技术需要多次离子注入以及高温退火步骤，使VDMOS器件制作方法工艺较复杂，不易控制，并且VDMOS器件的制造成本较高。专利技术人经过研究发现，对第一 N型外延层进行刻蚀后，在其两侧直接形成与其厚度一致的P型阻挡层，然后在所述第一 N型外延层和P型阻挡层上方形成第二 N型外延层，在所述第二 N型外延层形成VDMOS器件。所述方法简单，容易控制，形成的VDMOS器件的参数稳定，降低了生产成本。请参考图5，图5是本专利技术VDMOS器件制作方法流程示意图。所述方法包括步骤Si，提供半导体衬底，所述半导体衬底上形成有第一 N型外延层；步骤S2，在所述第一 N型外延层上方形成具有开口的硬掩膜层；步骤S3，沿所述开口刻蚀第一 N型外延层至露出半导体衬底，形成P型阻挡图形；步骤S4,在所述P型阻挡图形内形成P型阻挡层，与所述第一 N型外延层厚度相同；步骤S5，去除所述硬掩膜层；步骤S6，在所述第一 N型外延层和P型阻挡层上形成第二 N型外延层；步骤S7，在所述第二 N型外延层上方形成栅极，在栅极两侧的第二 N型外延层内形成源极，在与栅极和源极对应的半导体衬底背面形成漏极。下面将结合具体实施例对本专利技术的技术方案进行详细说明。请参考图6至图12， 图6至图12是本专利技术的VDMOS器件制作方法剖面结构示意图。首先，请参考图6，提供半导体衬底200。作为一个实施例，所述半导体衬底200的导电类型为N型。在所述半导体衬底200上方形成第一 N型外延层201。所述第一 N型外延层201的材料为外延单晶硅，其电阻率范围为30 60欧姆·厘米，厚度范围为5 20 微米，掺杂杂质为AS，掺杂杂质浓度范围为1E13 lE15cm_2。继续参考图6，在所述第一 N型外延层201上方沉积硬掩膜层202，所述硬掩膜层 202的材质选自氧化硅或氮化硅。作为本专利技术的一个实例，所述硬掩膜层202的材质选自氧化硅，其厚度范围为300 500埃，形成方法可以是热氧化方法和低温氧化的本文档来自技高网...

【技术保护点】
１．一种ＶＤＭＯＳ器件的制作方法，其特征在于，包括：提供半导体衬底，所述半导体衬底上形成有第一Ｎ型外延层；在所述第一Ｎ型外延层上方形成具有开口的硬掩膜层；沿所述开口刻蚀第一Ｎ型外延层至露出半导体衬底，形成Ｐ型阻挡图形；在所述Ｐ型阻挡图形内形成Ｐ型阻挡层，与所述第一Ｎ型外延层厚度相同；去除所述硬掩膜层；在所述第一Ｎ型外延层和Ｐ型阻挡层上形成第二Ｎ型外延层；在所述第二Ｎ型外延层上方形成栅极，在栅极两侧的第二Ｎ型外延层内形成源极，在与栅极和源极对应的半导体衬底背面形成漏极。

【技术特征摘要】

【专利技术属性】
技术研发人员：王乐，
申请(专利权)人：无锡华润上华半导体有限公司，无锡华润上华科技有限公司，
类型：发明
国别省市：32