本发明专利技术提供一种制造集成电路(IC)装置的方法。以上所揭露的方法在IC装置的表面接近量(Surface?Proximity)以及顶端深度(Tip?Depth)上提供受到改善的控制。在一实施例中，上述方法是利用，于IC装置的源极区与漏极区之中形成掺杂区及轻掺杂源极与漏极(Lightly?Doped?Source?and?Drain；LDD)区，来达成受到改善的控制。掺杂区是以相对于LDD区的掺质型态来进行植入。
【技术实现步骤摘要】
本专利技术一般是有关于一种集成电路(IC)装置以及，且特别是有关于一种具有受到改善的控制的表面接近量(Surface Proximity)与顶端深度 (Tip Depth)的IC装置及其制造方法。
技术介绍
半导体IC工业已历经快速成长的阶段。在IC发展的过程中，当几何尺寸已经缩小时，功能密度(亦即每一芯片范围中内连接装置的数量)已经普遍地增加。通过增加制造效率及降低相关的成本，此一尺度降低的程序普遍地提供许多优点。上述的尺度降低亦已增加加工与制造IC的复杂度，且为了实现上述的优点，在IC制造上类似的发展是必须的。例如，当半导体装置的尺度透过各种技术节点而降低时，应变型(Strained)源极/漏极(S/D)特征 已使用磊晶半导体材料来强化载子(Carrier)的移动率，并改善装置的性能。形成具有压力源区域的MOSFET是经常实施磊晶成长(Epitaxially Grown)硅(Si)以形成抬升的η型装置的源极与漏极特征，且经常实施磊晶成长硅化锗(SiGe)以形成抬升的ρ型装置的源极与漏极特征。与上述源极与漏极特征的形状、配置以及材料有关的各种技术已被实施，以尝试并更进一步地改善晶体管装置的性能。虽然，现有的方法一般已经适合于其所欲的目的，然而其尚无法完全满足各方面的要求。
技术实现思路
本专利技术的目的是在提供一种，此方法可在IC装置的表面接近量以及顶端深度上提供受到改善的控制。本专利技术提供许多不同的实施例。本专利技术的一实施例的其中一较广的型式包含一方法。此方法包含提供半导体基材；形成栅极结构于上述半导体基材之上；以第一掺质于上述半导体基材之上执行第一植入工艺，进而在半导体基材中形成轻掺杂源极与漏极(Lightly Doped Source and Drain ；LDD)区，其中栅极结构插入于LDD区中；以第二掺质(第二掺质是相对于第一掺质)于上述半导体基材之上执行第二植入工艺，进而在半导体基材中形成掺杂区，其中栅极结构是插入于上述掺杂区中；形成栅极结构的间隙壁 (Spacers)；以及在上述栅极结构的二侧形成源极与漏极特征。本专利技术的一实施例的其中另一较广的型式包含一方法。此方法包含提供具有第一及第二区域的半导体基材；分别在半导体基材上的第一及第二区域的内形成第一及第二栅极结构；分别在第一及第二区域中形成第一及第二 LDD区；形成介电层于半导体基材之上， 其中包含位在第二栅极结构之上；在半导体基材第二区域内的第二栅极结构的二侧形成掺杂区；形成第一及第二栅极结构的间隙壁；在半导体基材中的第一栅极结构的二侧形成第一凹陷部(Recess)；磊晶成长第一半导体材料以填充第一凹陷部；在半导体基材中的第二栅极结构的二侧形成第二凹陷部；以及磊晶成长第二半导体材料以填充第二凹陷部，其中第二半导体材料不同于第一半导体材料。根据本专利技术的又一较广的型式提供一方法。此方法包含提供具有第一及第二区域的半导体基材；分别在半导体基材上的第一及第二区域之内形成第一及第二栅极结构；分别第一及第二区域中形成第一及第二 LDD区；在第一及第二栅极结构的侧壁上形成偏移间隙壁(Offset Spacers)；在半导体基材第二区域内的第二栅极结构的二侧形成掺杂区；在半导体基材中的第一栅极结构的二侧形成第一凹陷部；磊晶成长第一半导体材料以填充第一凹陷部；形成第一及第二栅极结构的主要间隙壁；在半导体基材中的第二栅极结构的二侧形成第二凹陷部；以及磊晶成长第二半导体材料以填充第二凹陷部，其中第二半导体材料不同于第一半导体材料。本专利技术的优点在于，透过额外的植入以在装置的源极区与漏极区之中形成掺杂区，其中掺杂区的掺质型态是相对于先前用来形成LDD区的掺质型态，借此强化基材的蚀刻选择性。此外，本专利技术的方法可产生受到改善的装置性能，例如在短通道效应中受到改善的控制、增加的饱和电流、冶金(Metallurgical)栅极长度中受到改善的控制、增加的载子移动率、以及介于S/D特征与硅化物特征之间的降低的接触电阻。故本专利技术可提升IC装置的性能，并增加IC装置产品的竞争性。附图说明为了能够对本专利技术有最佳的理解，请参照上述的详细说明并配合相应的附图。要强调的是，根据工业的标准常规，附图中的各种特征并未依比例绘示且仅用来做为说明之用。事实上，为了讨论的清楚起见，可任意地放大或缩小各种特征的尺寸。相关附图内容说明如下。图1是绘示根据本专利技术的一实施例的制造IC装置的方法的流程图；图2至图10是分别绘示根据一实施例的IC装置于各个制造阶段的概略性剖面图，其中各个制造阶段是根据图1的方法而来；图11是绘示根据本专利技术的另一实施例的制造IC装置的方法的流程图；图12至图21是分别绘示根据一实施例的IC装置于各个制造阶段的概略性剖面图，其中各个制造阶段是根据图11的方法而来。主要组件符号说明100制造IC装置的方法102区块104区块106 区块108区块110 区块112区块114 区块116区块118 区块120区块122 区块124区块126 区块200:IC装置210基材212NFET装置区214PFET装置区216 ；隔离特征220 栅极结构221 ；栅极结构222 栅极介电层224 栅极层226 -M丨屏蔽层228 ；:LDD 区230 =LDD 区230A:LDD 区232 介电层234 ；光阻层236 植入工艺238 ；掺杂区240 ；间隙壁衬垫242 ；间隙壁244 ；覆盖层246 ；覆盖层248 ；光阻层250 ；凹陷部252 ；源极与漏极特征254 ；覆盖层256 ；覆盖层258 ；光阻层260 ；凹陷部261A-晶面261B晶面261C晶面261D晶面261E晶面261F‘晶面262 ；源极与漏极特征300 ；制造IC装置的方法302 ；区块304 ；区块306 ；区块308 ；区块310 ；区块312 ；区块314 ；区块316 ；区块318 ；区块320 ；区块322 ；区块324 ；区块326 ；区块400 ；:IC装置410 ；基材412 ；:NFET装置区414 ；:PFET装置区416隔离特征420 ；栅极结构421 ；栅极结构422 ；栅极介电层424 ；栅极层426 ；硬屏蔽层428 ；:LDD 区430 ；:LDD 区430A =LDD 区432 ；间隙壁衬垫434 ；偏移间隙壁436 ；光阻层438 ；植入工艺440 ；掺杂区442 ；覆盖层444 ；覆盖层446 ；光阻层448 ；陷部450 ；源极与漏极特征452 ；间隙壁454 ；覆盖层456 ；覆盖层458 ；光阻层460 ；凹陷部46IA 晶面461BI 晶面46IC 晶面461D1 晶面46IE 晶面46IF 晶面 462 源极与漏极特征t 厚度 α 1角度α2:角度 θ1:角度θ 2 :角度具体实施例方式可理解的是，本专利技术以下提供许多不同的实施例或范例，其是用以施行本专利技术的不同特征。特定的组件和配置的范例描述如下，借以简化本专利技术。当然，这些仅做为范例而并非用来限制本专利技术。例如，以下说明中所述的第一特征形成于第二特征上，或第一特征形成在第二特征之上，可包含第一特征及第二特征形成直接接触的实施例，亦可包含额外的特征形成于第一及第二特征间，使得第一及第二特征无直接接触的实施本文档来自技高网...
【技术保护点】
１．一种制造集成电路装置的方法，其特征在于，包含：提供一半导体基材；形成一栅极结构于该半导体基材之上；以一第一掺质于该半导体基材之上执行一第一植入工艺，进而在该半导体基材中形成一轻掺杂源极与漏极区，其中该栅极结构是插入于该轻掺杂源极与漏极区中；以一第二掺质于该半导体基材之上执行一第二植入工艺，进而在该半导体基材中形成一掺杂区，其中该第二掺质相对于该第一掺质，该栅极结构插入于该掺杂区中；形成该栅极结构的多个间隙壁；以及在该栅极结构的二侧形成多个源极特征与漏极特征。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：蔡明桓，郑振辉，欧阳晖，邱远鸿，陈燕铭，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71
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