非易失性存储器的测试方法技术

本发明专利技术公开了一种非易失性存储器的测试方法，其包括：ａ，选定任意一条字线或位线上的一组非易失性存储单元；ｂ，对该组非易失性存储单元中奇数位非易失性存储单元写入数据后，量测第一漏电流值；ｃ，对该组非易失性存储单元中偶数位非易失性存储单元写入数据后，量测第二漏电流值；ｄ，对该组非易失性存储单元均写入数据后，量测第三漏电流值；ｅ，判断所述第一漏电流值与所述第二漏电流值之和与所述第三漏电流值的差是否在容许范围内，若不在容许范围内，则该非易失性存储器存在瑕疵，不适合继续进行可靠性测试，其中，步骤ｂ、ｃ、ｄ的顺序能够互换。

【技术实现步骤摘要】

本专利技术涉及硅半导体器件测试领域，特别涉及一种， 用于判断该非易失性存储器是否适合继续进行可靠性测试。
技术介绍
非易失性存储器(NVM，Non-Volatile Memory)通常采用浮置栅结构来存储数据。 浮置栅被设计成可以存储电荷的构造，并利用氧化物层进行了绝缘处理，一次积累的电荷 可以长时间(10年以上)保持。图1显示了一种非易失性存储单元的结构示意图。图1中， 在半导体衬底10中形成有源区11、漏区12以及在源区11和漏区12之间延伸的沟道区。 在沟道区上提供有隧道氧化物层17，并在隧道氧化物层17上形成浮置栅15。控制栅13通 过栅间介质层16与浮置栅15分隔。非易失性存储单元中数据的写入(Program)与擦除 (Erase)是通过浮置栅15中电荷的注入与释放来进行的。浮置栅15中的电荷可抵消提供 给控制栅13的电压。也就是说，如果存储单元中有写入数据，浮置栅15中积累了电荷，则阈 值电压增高。与浮置栅15中没有电荷时的情况(存储单元中没有写入数据)相比，如果不 给控制栅13提供高电压，则源区11与漏区12间不会处于导通的状态。因此，由浮置栅15 中是否积累了电荷来判断该非易失性存储单元中是否写入了数据。具体地，对闪存(flash) 来说，存储单元中写入数据为写入数据“0”。而对电可擦写可编程只读存储器(EEPROM)来 说，存储单元中有写入数据为写入数据“ 1 ”。非易失性存储器通常将多个存储单元配置在行列上以构成矩阵型的存储单元阵 列。各存储单元被配置在多条字线与多条位线的交点处，各行的存储单元的控制栅与多条 字线中的一条相连接，漏极与多条位线中的一条相连接。非易失性存储器的可靠性测试是有效评估其使用寿命的方法。然而，可靠性测试 是一种时间的累积结果，测试周期通常很长，需要一到两个月甚至更长时间。这主要是由于 可靠性测试过程中的老化(burn in, Bi)测试需要很长的时间，而目前的BI机台又不能实 时监测待测产品的特性，经老化测试后的最终测试(final test, FT)是判断产品的唯一途 径。在整个可靠性测试的过程中一旦发生失败，整个工作就需要重新开始，费时费力。
技术实现思路
本专利技术的目的在于提供一种，可以判断该非易失性存 储器是否适合继续进行可靠性测试。本专利技术提供一种，用于判断所述非易失性存储器是否 适合继续进行可靠性测试，所述非易失性存储器包括多条字线；与所述多条字线交叉设 置的多条位线；以及多个非易失性存储单元，其配置在所述多条字线和所述多条位线的各 个交点处，每一非易失性存储单元具有浮置栅和控制栅，其中，所述测试方法包括a，选定 任意一条字线或位线上的一组非易失性存储单元；b，对所述选定的一组非易失性存储单元 中奇数位非易失性存储单元写入数据后，量测第一漏电流值；c，对所述选定的一组非易失性存储单元中偶数位非易失性存储单元写入数据后，量测第二漏电流值；d，对所述选定的 一组非易失性存储单元均写入数据后，量测第三漏电流值；e，判断所述第一漏电流值与所 述第二漏电流值之和与所述第三漏电流值的差是否在容许范围内，若不在容许范围内，则 所述非易失性存储器存在瑕疵，不适合继续进行可靠性测试，其中，步骤b、c、d的顺序能够 互换。进一步的，若步骤e中，判断结果在容许范围之内，则循环步骤a e，直至测试完 所述非易失性存储器的所有字线或所有位线。进一步的，所述非易失性存储器为闪存。进一步的，所述非易失性存储器为电可擦写可编程只读存储器。进一步的，所述容许范围为不大于1微安。进一步的，采用量测单元量测所述第一漏电流值、第二漏电流值以及第三漏电流 值，所述量测单元的测量精度为纳安级，工作温度为常温。与现有技术相比，本专利技术提供的，选定任意一条字线 或位线上的一组非易失性存储单元，分别对奇数位存储单元、偶数位存储单元以及全部存 储单元写入数据以量测得到对应的第一漏电流值、第二漏电流值以及第三漏电流值，通过 比较第一漏电流值与第二漏电流值之和是否与第三漏电流值相近来判断该非易失性存储 器是否存在瑕疵，由此便可选出性能好的存储器进行可靠性测试，确保测试的顺利进行，进 而准确地评估出使用寿命。附图说明图1为一种非易失性存储单元的结构示意图；图2为本专利技术的的流程图。具体实施例方式为使本专利技术的目的、特征更明显易懂，下面结合附图对本专利技术的具体实施方式作 进一步的说明。请参考图2，图2为本专利技术的的流程图。该非易失性 存储器包括多条字线(WOrdline，ffL)、与该多条字线交叉设置的多条位线(bitline，BL)以 及多个非易失性存储单元。这些非易失性存储单元配置在多条字线和多条位线的各个交点 处，每一非易失性存储单元具有浮置栅和控制栅。本专利技术的测试方法包括以下流程Sl 选定任意一条字线或位线上的一组非易失性存储单元。S2:对该组非易失性存储单元中奇数位非易失性存储单元写入数据后，量测第一 漏电流值II，其中相邻的非易失性存储单元写入的数据相反。例如，对flash来说，第一个 存储单元写入数据(数据“0”)，第二个存储单元不写入数据(数据“1”)，以此类推，该组 非易失性存储单元的数据便是“0101. . . 0101”。对EEPROM来说，第一个存储单元写入数据 (数据“1”)，第二个存储单元不写入数据(数据“0”)，以此类推，该组非易失性存储单元的 数据便是“1010. . . 1010”。写好数据后，可以用量测单元量测该组存储单元的总漏电流，得 到第一漏电流值II。其中，该量测单元的测量精度达到纳安级，工作温度为常温25°C (通 常，湿度选为40% )。S3:对该组非易失性存储单元中偶数位非易失性存储单元写入数据后，量测第二 漏电流值12。类似地，对flash来说，第一个存储单元不写入数据(数据“1”)，第二个存储 单元写入数据(数据“0”)，以此类推，该组非易失性存储单元的数据便是“1010... 1010”。 对EEPROM来说，第一个存储单元不写入数据(数据“0”)，第二个存储单元写入数据(数据 “1”)，以此类推，该组非易失性存储单元的数据便是“0101. · · 0101”。写好数据后，同样用 量测单元量测该组存储单元的总漏电流，得到第二漏电流值12。S4 对该组非易失性存储单元均写入数据后，量测第三漏电流值13。对flash 来说，全部存储单元均写入数据(数据“0”)，该组非易失性存储单元的数据便是 “0000... 0000”。对EEPROM来说，全部存储单元均写入数据(数据“ 1 ”)，该组非易失性存 储单元的数据便是“1111. . . 1111”。写好数据后，同样用量测单元量测该组存储单元的总漏 电流，得到第三漏电流值13。S5 判断第一漏电流值Il与第二漏电流值12之和与第三漏电流值13的差是否在 容许范围内，若不在容许范围内，则表明该非易失性存储器存在瑕疵，不适合继续进行可靠 性测试。具体地，该容许范围为不大于1微安。若在容许范围之内，表明该组非易失性存储 单元均没有瑕疵，则循环步骤Sl S5，直至测试完该非易失性存储器的所有字线或所有位 线。当非易失性存储单元中有写入数据时，浮置栅中积累了电荷，该存储单元处于截 止状态，漏电流比较大，一般为微安级。当非易本文档来自技高网...

【技术保护点】
１．一种非易失性存储器的测试方法，用于判断所述非易失性存储器是否适合继续进行可靠性测试，所述非易失性存储器包括：多条字线；与所述多条字线交叉设置的多条位线；以及多个非易失性存储单元，其配置在所述多条字线和所述多条位线的各个交点处，每一非易失性存储单元具有浮置栅和控制栅，其特征在于，所述测试方法包括：ａ，选定任意一条字线或位线上的一组非易失性存储单元；ｂ，对所述选定的一组非易失性存储单元中奇数位非易失性存储单元写入数据后，量测第一漏电流值；ｃ，对所述选定的一组非易失性存储单元中偶数位非易失性存储单元写入数据后，量测第二漏电流值；ｄ，对所述选定的一组非易失性存储单元均写入数据后，量测第三漏电流值；ｅ，判断所述第一漏电流值与所述第二漏电流值之和与所述第三漏电流值的差是否在容许范围内，若不在容许范围内，则所述非易失性存储器存在瑕疵，不适合继续进行可靠性测试，其中，步骤ｂ、ｃ、ｄ的顺序能够互换。

【技术特征摘要】

【专利技术属性】
技术研发人员：谢君强，张启华，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31[中国|上海]