半导体结构制造技术

本发明专利技术公开一种半导体结构，包括：一有源区（ａｃｔｉｖｅ　ｒｅｇｉｏｎ）、位于有源区上方的一栅极带层、以及一金属－氧化物－半导体（ＭＯＳ）装置。一部份的栅极带层构成ＭＯＳ装置的栅极。一部份的有源区构成ＭＯＳ装置的源极／漏极（ｓｏｕｒｃｅ／ｄｒａｉｎ）区。半导体结构还包括：位于ＭＯＳ装置上方的一应激（ｓｔｒｅｓｓｏｒ）区以及位于应激区内部且位于有源区上方外侧的一无应激（ｓｔｒｅｓｓｏｒ－ｆｒｅｅ）区。通过本发明专利技术的半导体结构可以改善施加于ＭＯＳ装置的应力，进而改善ＭＯＳ装置的效能。

【技术实现步骤摘要】

本专利技术涉及一种半导体装置，尤其涉及一种金属-氧化物-半导体(metal-oxide-semiconductor, MOS)装置，尤其更涉及MOS装置中应力的改 善。
技术介绍
在半导体装置中，例如MOS装置，尺寸及原有特征(inherentfeature) 的縮小，能够持续改善过去数年来集成电路的速度、效能、密度以及每单位 运作的成本。根据MOS装置的设计及其中一原有特征，调整栅极下方位于 MOS装置的源极与漏极之间的通道区(channelregion)长度，改变通道区的 阻值，进而影响MOS装置的效能。更特别的是假设MOS装置其他参数相对 维持不变，縮短通道区的长度而降低MOS装置中源极至漏极的阻值，可在 MOS装置的栅极施加适当的电压时，增加源极与漏极之间的电流。为了进一步提升MOS装置的效能，在MOS装置的通道区导入应力，以 改善其载流子迁移率(carrier mobility)。 一般而言，会在N型MOS装置 (NMOS)的通道区的源极至漏极的方向(通道区长度方向)导入一伸张应 力，而在P型MOS装置(PMOS)的通道区的通道区长度方向导入一压縮 应力。一种常用的方法用于施加压縮应力于MOS装置的通道区为形成受应力 的接触孔蚀刻终止层(contact etch stop layer, CESL)，其施加应力于MOS 装置下方。由于CESL为MOS装置现有的部件，故很少采用受应力的CESL， 若有的话，也会额外增加制造成本。对于NMOS装置而言，上方的CESL需 具备原有的伸张应力并施加伸张应力至通道区。对于PMOS装置而言，上方 的CESL需具备原有的压縮应力并施加压縮应力至通道区。CESL在所有方向都施加一相同的应力(伸张或压縮其中一者)至MOS 装置下方。然而，MOS装置较倾向不同方向有不同类型的应力。举例而言，PMOS装置倾向在通道长度方向为压縮应力，而在通道宽度方向为伸张应力。因此，在PMOS装置的通道宽度方向施加压縮应力，实际上是会降低PMOS 装置的效能。本专利技术提供一种新的结构可解决MOS装置特定应力需求的问 题。
技术实现思路
根据本专利技术的一型态， 一种半导体结构包括 一有源区、位于有源区上方的一栅极带层、以及一金属-氧化物-半导体(MOS)装置。 一部份的栅极 带层构成MOS装置的栅极。 一部份的有源区构成MOS装置的源极/漏极区。 半导体结构还包括位于MOS装置上方的一应激区以及位于应激区内部且 位于有源区上方外侧的一无应激区。根据本专利技术的另一型态， 一种半导体结构包S^: —半导体基底、位于半导体基底内的一有源区、位于半导体基底内且与有源区相邻的一隔离区，以及一MOS装置。MOS装置包括位于有源区上方的一栅极电极以及位于栅极电极的相对侧的一源极区及一漏极区，其中源极区及漏极区与部份的有源区重叠。半导体结构还包括位于有源区及隔离区上方一应激层、被应激层所围绕且位于隔离区正上方的一无应激区、以及位于无应激区的一应变条 层。根据本专利技术的另一型态， 一种半导体结构包括 一半导体基底、位于半 导体基底内的一有源区、位于半导体基底内且与有源区相邻的一浅沟槽隔离(shallow trench isolation, STI)区，以及一MOS装置。MOS装置包括位 于有源区上方的一栅极电极以及位于栅极电极的相对侧的一源极区及一漏极区，其中源极区及漏极区与部份的有源区重叠。半导体结构还包括位于有源区及STI区上方一接触孔蚀刻终止层(CESL)、位于STI区上方且被 CESL所围绕的一无应激区、填入无应激区的一应变条层、位于CESL上方 的一层间介电(inter-layer dielectric, ILD)层、以及位于ILD层内，且与源极区及漏极区其中的一接触的一接触插塞。根据本专利技术的另一型态， 一种半导体结构制造方法包括提供一半导体 基底，其内包括一有源区；提供一隔离区，其位于半导体基底内且与有源区 相邻的；以及形成一MOS装置。形成MOS装置的步骤包括在有源区上方形成一栅极电极；以及在栅极电极的相对侧形成一源极区及一漏极区。上述 方法还包括在有源区及隔离区上方形成一应激层；以及在隔离区上方形成 一应变条层，其中应变条层被应激层所围绕。根据本专利技术的另一型态， 一种半导体结构制造方法包括提供一半导体基底，其内包括一有源区；提供一STI区，其位于半导体基底内且与有源区 相邻；以及形成一MOS装置。形成MOS装置的步骤包括在有源区上方形 成一栅极电极；以及在栅极电极的相对侧形成一源极区及一漏极区。上述方 法还包括在有源区及STI区上方形成一 CESL;在CESL内且位于STI区 正上方形成一开口；以及填充开口以形成一应变条层。本专利技术的优点包括改善施加于MOS装置的应力，进而改善MOS装置的 效能。附图说明图1示出了应变条层形成于PMOS装置上方压縮应激层内的平面示意图2示出了应变条层形成于PMOS装置上方伸张应激层内的平面示意图3A和图3B示出了应变条层形成于NMOS装置上方压縮应激层内的 平面示意图4示出了没有应变条层形成于NMOS装置上方伸张应激层内的平面示 意图5示出了单一应激层平面示意图，其中一相同的伸张应激层形成于 PMOS装置与NMOS装置上方；图6示出了单一应激层平面示意图，其中一相同的压縮应激层形成于 PMOS装置与NMOS装置上方；图7示出了具有不规则外型的应变条层平面示意图8和图9示出了形成图2结构的中间步骤剖面示意图，其中应变条层 由层间介电层所构成；图IO示出了图1结构的剖面示意图11至图13示出了形成图2结构的中间步骤剖面示意图，其中应变条层由相同于接触插塞的材料所构成；图14至图17示出了形成图2结构的中间步骤剖面示意图，其中应变条 层由与应激层具有相反应力类型的介电材料所构成；图18示出了用于进行实验的一样品结构平面示意图；及图19和图20示出了应激层的尺寸影响的实验结果。其中，附图标记说明如下10 半导体基底；30 接触插塞；30' 接触开口；31 辅助接触插塞；31' 辅助接触开口；100-PMOS装置；110、 210 有源区；112、 212 多晶硅带层(栅极带层)； 114、 214、 314、 CESL1、 CESL2 应激层； 116、 216 应变条层； 118、 218 层间介电层； 200 NMOS装置；216' 应变条层开口； Dx、 Dy、 Enx、 Eny 距离；Ll、 L2 长度；STI 浅沟槽隔离区；Wl、 W2 宽度。 具体实施例方式以下详细说明本专利技术实施例的制造与使用。然而，必须了解的是本专利技术 提供许多适当的专利技术概念，可实施于不同的特定背景。述及的特定实施例仅 仅用于说明以特定方法来制造及使用本专利技术，并非用以限定本专利技术范围。以下说明一种新的应激层，其用来施加应力于MOS装置。接着说明较 佳实施例的制造方法。而在本专利技术实施例中，所有相同的部件使用相同的标 号。图1示出了本专利技术一实施例的PMOS装置100及围绕区的平面示意图。 PMOS装置IOO包括有源区110以及延伸跨越有源区110的多晶硅带层(栅极带层)112。在以下的说明，"多晶硅带层" 一词表示由多晶硅或其他导 电材料所构成的导电带层，例如金属、金属硅化物本文档来自技高网...

【技术保护点】
一种半导体结构，包括：　一有源区；　一栅极带层，位于该有源区上方；　一金属－氧化物－半导体装置，其中一部份的该栅极带层构成该金属－氧化物－半导体装置的一栅极；　一部份的该有源区构成该金属－氧化物－半导体装置的一源极／ 漏极区；　一应激区，位于该金属－氧化物－半导体装置上方；以及　一无应激区，位于该应激区内部与其外部的该有源区上方。

【技术特征摘要】
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【专利技术属性】
技术研发人员：王彦森，林仲德，曹敏，杨胜杰，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]