存储器接口和存储器接口的操作方法技术

一种存储器接口和存储器接口的操作方法。存储器接口电路包括：时钟信号供给缓冲器，被构造为通过传输线将系统时钟信号发送到存储器；数据选通缓冲器，被构造为接收数据选通信号；系统时钟同步电路，被构造为与系统时钟信号同步地将数据提供给逻辑电路；以及延迟检测电路，被提供在系统时钟同步电路的前级，被构造为检测从时钟信号供给缓冲器到数据选通缓冲器的传输延迟。延迟检测电路基于系统时钟信号的相位和数据选通信号的相位之间的差生成指示传输延迟的相位差数据，并且将相位差数据提供给系统时钟同步电路。系统时钟同步电路基于相位差数据通过移位系统时钟信号生成读取时钟信号，基于读取时钟信号控制数据提供给逻辑电路的供给时序。

【技术实现步骤摘要】

本专利技术涉及。
技术介绍
随着信息处理技术的进步，半导体存储器件已经发展到可以获得高速度操作和低功率消耗量。在此种半导体存储器件中，为了实现高速数据通信，采用了数据选通信号(DQS)。使用数据选通信号(DQS)的半导体存储器件的示例是诸如具有Gpbs带宽的数据传输速率的DDR2 (双倍数据速率)SDRAM (同步DRAM)和DDR3 SDRAM。 通常，存储器接口被提供在半导体存储器件和CPU之间。基于包括扩展互连的板安装模拟的结果，在电路板上安装存储器接口。近年来，在半导体存储器件中，即使实现了根据模拟结果的安装，但是根据具有由数据速率的增加而导致的较低的电源电压和较快的系统时钟信号的安装板的温度和安装布线的相对精确度，仍然出现输入/输出缓冲器的延迟时间的变化。因此，存在用于存储器接口电路的需求，即，在LSI完成之后该存储器接口电路能够根据输入/输出缓冲器的个体差异来调整延迟时间。 例如，为了正确地从具有Gbps带宽的数据传输速率的存储器中读取数据/将数据写入具有Gbps带宽的数据传输速率的存储器中，必须正确地设计包括用于捕获从存储器中读取的数据的触发器的电路部分，和用于与系统时钟信号同步地输出来自于触发器的数据的电路部分。为了确定已同步的数据的有效时段，已知计算往返延迟的技术，其中从存储器控制器输出的时钟信号经由存储器(SDRAM)返回到存储器控制器作为数据选通信号DQS(例如，专利文献1)。 图1是示出在专利文献1 (日本专利申请公开(JP-P2007-280289A)中描述的半导体器件的构造的电路图。在专利文献1中，通过使用传输路径上的反射波，获取被传输到双数据速率存储器的数据选通信号DQS和时钟信号CK和CK#的到达时间，并且确定基于数据选通信号和时钟信号的到达时间而同步的数据的有效时段。因此，根据实际安装状态和连接环境，确定与系统时钟信号同步的数据的有效时段。 专利文献2(日本专利申请公开(JP-P2007-12166A)描述关于能够调整由于个体差异或者环境差异而导致的传输特性之间的差异的半导体器件的技术。专利文献3(日本专利申请公开(JP-P2008-52335A)描述关于接口电路的技术，该接口电路用于接收从诸如存储器和LSI的半导体器件输出的选通信号，和与选通信号同步的数据信号，并且用于调整用于锁存数据信号的选通信号的相移量。 根据传统的技术，测量延迟时间，并且基于测量结果来调整延迟时间。然而，根据传统的技术，通过利用在它们的传输线上的反射，来测量数据选通信号和时钟信号的延迟。为此，仅能够测量在传输线上的到达时间和在接口侧上的输入缓冲器的延迟，并且在正常读取操作时，将存储器侧和接口侧上的输出缓冲器的固定的延迟量以及抖动考虑作为变化量，则不能够执行测量。 由于不能够测量输出缓冲器和存储器的延迟时间，所以存在下述情况，S卩，由于无法预料的延迟时间的大变化导致不能够获得与内部系统时钟信号的同步。因此，在系统中出现误差。在这样的情况下，需要重新设计传输线和1/0缓冲器。 此外，分离地测量时钟信号的延迟时间和数据选通信号的延迟时间。因此，延迟时间的测量误差有时候被视为翻倍。
技术实现思路
因此，本专利技术的主旨在于提供一种存储器接口电路，在其中，在正常读取操作时，将存储器侧和接口侧上的输出缓冲器的固定的延迟量以及抖动考虑作为变化量，可以执行 在本专利技术的一个方面中，存储器接口电路包括时钟信号供给缓冲器，该时钟信号供给缓冲器被构造为通过传输线将通过基准节点提供的系统时钟信号发送到存储器；数据选通缓冲器，该数据选通缓冲器被构造为接收从存储器提供的数据选通信号；系统时钟同步电路，该系统时钟同步电路被构造为与系统时钟信号同步地将从存储器读取的数据提供给逻辑电路；以及延迟检测电路，该延迟检测电路被提供在系统时钟同步电路的前级，并且被构造为检测从时钟信号供给缓冲器到数据选通缓冲器的传输延迟。延迟检测电路基于系统时钟信号的相位和从数据选通缓冲器输出的数据选通信号的相位之间的差来生成指示传输延迟的相位差数据，并且将相位差数据提供给系统时钟同步电路。系统时钟同步电路基于相位差数据，通过移位系统时钟信号来生成读取时钟信号，并且基于读取时钟信号来控制数据被提供给逻辑电路的供给时序。 在本专利技术的另一方面，通过经由时钟信号供给缓冲器将通过基准节点提供的系统时钟信号传输到存储器；通过数据选通缓冲器接收从存储器提供的数据选通信号；通过提供在系统时钟同步电路的前级的延迟检测电路来检测从时钟信号供给缓冲器到数据选通缓冲器的传输延迟；通过系统时钟同步电路与系统时钟信号同步地将从存储器读取的数据提供给逻辑电路，从而实现存储器接口电路的操作方法。通过基于系统时钟信号的相位和从数据选通缓冲器输出的数据选通信号的相位之间的差来生成指示传输延迟的相位差数据；并且通过将相位差数据提供给系统时钟同步电路，从而实现检测。通过基于相位差数据移位系统时钟信号而生成读取时钟信号；并且通过基于读取时钟信号来控制数据被提供给逻辑电路时的供给时序，从而实现同步。 在本专利技术的又一方面，信息处理装置包括存储器模块，该存储器模块被构造为与存储器时钟信号同步地操作；逻辑电路，该逻辑电路被构造为与系统时钟信号同步地操作；以及存储器接口电路，该存储器接口电路被提供在存储器模块和逻辑电路之间。存储器接口电路包括时钟信号供给缓冲器，该时钟信号供给缓冲器被构造为通过传输线将通过基准节点提供的系统时钟信号发送到存储器；数据选通缓冲器，该数据选通缓冲器被构造为接收从存储器模块提供的数据选通信号；系统时钟同步电路，该系统时钟同步电路被构造为与系统时钟信号同步地将从存储器模块中读取的数据提供给逻辑电路；以及延迟检测电路，该延迟检测电路被提供在系统时钟同步电路的前级，并且被构造为检测从时钟信号供给缓冲器到数据选通缓冲器的传输延迟。延迟检测电路基于系统时钟信号的相位和从数据选通缓冲器输出的数据选通信号的相位之间的差来生成指示传输延迟的相位差数据，并且将相位差数据提供给系统时钟同步电路。系统时钟同步电路基于相位差数据，通过移位系统时钟信号来生成读取时钟信号，并且基于读取时钟信号来控制数据被提供给逻辑电路时的供给时序。 根据本专利技术，当存储器模块和存储器接口被安装在板上时，在不取决于基于板上的布线的状态而变化的信号的飞行时间(flight time)(传播时间)的情况下数据选通信号DQS能够与系统时钟信号SCLK同步。附图说明 结合附图，从某些实施例的以下描述中，本专利技术的以上和其它方面、优点和特征将更加明显，其中 图1是示出传统的半导体器件的构造的电路图； 图2是示出根据本专利技术的实施例的计算机系统的构造的框图； 图3是示出本实施例中的存储器和存储器接口的构造的电路图； 图4是示出图3中所示的延迟检测电路中的期望值匹配电路和信号生成电路的构造的框图； 图5是示出图3中所示的系统时钟同步电路的构造的框 图6是示出图5中所示的移相器的构造的框 图7是示意性地示出本实施例中的存储器接口的操作的流程 图8是示出在图7中的步骤S101或者步骤S102的操作的流程 图9是示出检测数据选通信号DQS的下降沿的操作的时序图的 图10是示出检测数据选通信号DQS的上升沿的操作的时序图的 图11本文档来自技高网...

【技术保护点】
一种存储器接口电路，包括：时钟信号供给缓冲器，所述时钟信号供给缓冲器被构造为通过传输线将通过基准节点提供的系统时钟信号发送到存储器；数据选通缓冲器，所述数据选通缓冲器被构造为接收从所述存储器提供的数据选通信号；系统时钟同步电路，所述系统时钟同步电路被构造为与所述系统时钟信号同步地将从所述存储器读取的数据提供给逻辑电路；以及延迟检测电路，所述延迟检测电路被提供在所述系统时钟同步电路的前级，并且被构造为检测从所述时钟信号供给缓冲器到所述数据选通缓冲器的传输延迟，其中，所述延迟检测电路基于所述系统时钟信号的相位和从所述数据选通缓冲器输出的所述数据选通信号的相位之间的差来生成指示所述传输延迟的相位差数据，并且将所述相位差数据提供给所述系统时钟同步电路，并且所述系统时钟同步电路基于所述相位差数据通过移位所述系统时钟信号来生成读取时钟信号，并且基于所述读取时钟信号来控制所述数据被提供给所述逻辑电路的供给时序。

【技术特征摘要】
JP 2008-10-30 2008-279218一种存储器接口电路，包括时钟信号供给缓冲器，所述时钟信号供给缓冲器被构造为通过传输线将通过基准节点提供的系统时钟信号发送到存储器；数据选通缓冲器，所述数据选通缓冲器被构造为接收从所述存储器提供的数据选通信号；系统时钟同步电路，所述系统时钟同步电路被构造为与所述系统时钟信号同步地将从所述存储器读取的数据提供给逻辑电路；以及延迟检测电路，所述延迟检测电路被提供在所述系统时钟同步电路的前级，并且被构造为检测从所述时钟信号供给缓冲器到所述数据选通缓冲器的传输延迟，其中，所述延迟检测电路基于所述系统时钟信号的相位和从所述数据选通缓冲器输出的所述数据选通信号的相位之间的差来生成指示所述传输延迟的相位差数据，并且将所述相位差数据提供给所述系统时钟同步电路，并且所述系统时钟同步电路基于所述相位差数据通过移位所述系统时钟信号来生成读取时钟信号，并且基于所述读取时钟信号来控制所述数据被提供给所述逻辑电路的供给时序。2. 根据权利要求1所述的存储器接口电路，其中，所述延迟检测电路基于使所述数据 选通信号无效的屏蔽信号来指定所述数据选通信号的上升时序和下降时序，并且基于所述 数据选通信号的有效时段来生成所述相位差数据，所述数据选通信号的有效时段是基于所 指定的上升时序和所指定的下降时序而被确定的。3. 根据权利要求2所述的存储器接口电路，其中，所述延迟检测电路包括运算电路、信 号生成电路、以及期望值匹配电路，其中，所述信号生成电路响应于屏蔽信号生成指令生成所述屏蔽信号和作为所述屏蔽 信号的基准的基准屏蔽信号，并且逐渐地移位所述屏蔽信号以生成移位的屏蔽信号；并且当基于所述移位的屏蔽信号的时序移位所述数据选通信号时，所述期望值匹配电路基 于移位结果指定所述数据选通信号的下降时序。4. 根据权利要求3所述的存储器接口电路，其中，所述信号生成电路逐渐地移位所述 基准屏蔽信号以生成移位的基准屏蔽信号，并且当基于所述移位的基准屏蔽信号的时序移位所述数据选通信号时，所述期望值匹配电 路基于移位结果指定所述数据选通信号的上升时序。5. 根据权利要求1至4中的任何一项所述的存储器接口电路，其中，当基于所述相位差 数据移位所述系统时钟信号时，所述系统时钟同步电路指定相移量，并且基于所述相移量 来生成所述读取时钟信号。6. 根据权利要求5所述的存储器接口电路，其中，所述系统时钟同步电路包括 移相电路，所述移相电路被构造为生成所述读取时钟信号；以及读取电路，所述读取电路被构造为响应于所述读取时钟信号来读取从所述串行/并行 转换电路提供的并行数据，其中，所述移相电路包括触发器组，所述触发器组被构造为通过逐渐地移位所述系统时钟信号的相位，生成相 位彼此不同的多个时钟信号；以及选择器电路，所述选择器电路被构造为响应于所述相位差数据来选择所述多个时钟信 号中的一个，其中，所述移相电路将所选择的时钟信号提供给所述读取电路作为所述读取时钟信号。7. —种存储器接口电路的操作方法，包括经由时钟信号供给缓冲器将通过基准节点提供的系统时钟信号传输到存储器； 通过数据选通缓冲器接收从所述存储器提供的数据选通信号；通过提供在所述系统时钟同步电路的前级的延迟检测电路检测从所述时钟信号供给 缓冲器到所述数据选通缓冲器的传输延迟；通过所述系统时钟同步电路将从所述存储器读取的数据与所述系统时钟信号进行同 步，以提供给逻辑电路，其中，所述检测包括基于所述系统时钟信号的相位和从所述数据选通缓冲器输出的所述数据选通信号的 相位之间的差来生成指示所述传输延迟的相位差数据；以及 将所述相位差数据提供给所述系统时钟同步电路， 其中，所述同步包括基于所述相位差数据通过移位所述系统时钟信号生成读取时钟信号；以及 基于所述读取时钟信号控制所述数据被提供给所述逻辑电路的供给时序。8. 根据权利要求7所述的存储器接口电路的操作方法，其中，所述检测包括 基于使所述数据选通信号无效的屏蔽信号指定所述数据选通信号的上升时序和下降时序；基于所述数据选通信号的有效时段生成所述相位差数据，所述数据选通信号的有效时 段是基于所指定的上升时序和所指定的下降时序而确定的。9. 根据权利要求8所述的存储器接口电路的操作方法，其中，所述检测包括 响应于屏蔽信号生成指令生成所述屏蔽信号和作为所述屏蔽信号的基...

【专利技术属性】
技术研发人员：黑木玲子，
申请(专利权)人：恩益禧电子股份有限公司，
类型：发明
国别省市：JP[日本]