存储器命令时序的主动训练制造技术

本发明专利技术的实施例一般针对用于对存储器命令时序进行主动训练的系统、方法和装置。在某些实施例中，使用存储模块和存储控制器之间的主动反馈来主动训练ＣＭＤ／ＣＴＬ时序。还描述并请求保护了其他实施例。

【技术实现步骤摘要】

本专利技术的实施例一般涉及数据处理系统领域，并且更特别地涉及用于存储器命令 时序(memory command timing)的主云力训练、(active training)的系统、方法禾口装置。
技术介绍
在某些存储器体系结构中，存储控制器通过命令/控制(CMD/CTL)总线以及数据 总线与存储模块通信。CMD/CTL总线上的快的信号传输速率推动着对于在CMD/CTL信号和 时钟(CLK)之间进行严格的时序控制(timing control)的需求。在传统系统中，基于主板 布线准则、系统仿真和经验数据的组合来对CMD/CTL信号和CLK之间的相对间隔进行静态编程。附图说明本专利技术的实施例通过示例的方式而非通过限制性的方式在附图的图中示出，在附 图中，同样的附图标记指代类似的元件。附图1是示出根据本专利技术实施例实现的计算系统的所选择方面的高级框图；附图2是示出根据本专利技术实施例的主动CMD/CTL训练的所选择方面的框图；附图3是示出根据本专利技术实施例的用于确定信号延迟的电路的所选择方面的框 图；附图4是示出根据本专利技术实施例的信号延迟和延迟设置之间的关系的图表；附图5是示出根据本专利技术实施例的用于CMD/CTL训练的方法的所选择方面的流程 图；附图6是示出用于读DQ-DQS训练的方法的所选择方面的流程图。 具体实施例方式本专利技术实施例通常针对用于对存储器命令时序进行主动训练的系统、方法和装 置。正如前面提到的，在传统系统中，CMD/CTL时序是基于仿真结果、经验数据积累等而被 静态地设置的。这种方法不能解决设备可变性、板可变性或规范违反(这种情况在动态随 机存取存储器或DRAM中很常见)。除此之外，这种传统的方法需要花费很大的力气去表征 跨越宽解空间的最佳时序。本专利技术实施例提供了针对CMD/CTL时序的主动训练。针对CMD/ CTL的主动训练是一个困难的挑战，这是由于来自DRAM的任何清楚的反馈信号的缺乏、以 及任何对时序的违反会使DRAM进入未知状态的事实而导致的。如下面参考附图1-5所进 一步讨论的那样，存储系统中预先存在的机构可以被适配为在存储模块和存储控制器之间 提供主动反馈。附图1是示出了根据本专利技术实施例实现的计算系统的所选择方面的高级框图。系 统100包括集成电路102、DRAM子系统104和存储器互连106。在可选实施例中，系统100 可以包括更多元件、更少元件和/或不同元件。集成电路102包括处理器核108和逻辑110。处理器核108可以是包括一般处理 器核、图形处理器核等的各式各样的处理器核中的任一种。逻辑110广义地表示一系列广 泛的逻辑，例如包括存储控制器、其他输入/输出(10)接口等。虽然附图1示出了其中存 储控制器与处理器核集成在一起的实施例，但是可以理解的是，在可选实施例中，存储控制 器和处理器核可以处于分离的集成电路中。存储器互连106耦合集成电路102与DRAM子系统104。在某些实施例中，互连106 为源同步互连。术语“源同步”是指在同一互连上传输信号和CLK，并使用CLK以在接收器 处采样信号。在下面描述的实施例中，使用延迟锁定环/相位内插器(DLL/PI)(其将时钟 周期分成128个等间隔相位)来生成CLK。在可选实施例中，可以使用不同的机制来划分 CLK，并且可以将CLK分成不同数量的相位。如下面进一步描述的那样，可以使用数字控制 码(例如选择码)将CLK置于周期中的任何位置。在某些实施例中，存储器互连106包括数据互连和CMD/CTL互连。数据互连可以 具有多分支布局(multi-drop topology)，而CMD/CTL互连可以具有菊链式布局。在本专利 中，术语“总线”与“互连”被同义地使用。DRAM子系统104为系统100提供主存储器的至少一部分。在图示的实施例中， DRAM子系统104包括一个或多个存储模块112。模块112可以是包括双列直插存储模块 (DIMMs)、寄存式 DIMMs (RDIMMs)、无缓冲 DIMMs (UDIMMs)、小型 DIMMs (S0_DIMMs)等的各式 各样的存储模块中的任何一种。每一个模块112可以有一个或多个DRAM 114(以及可能的 其他元件，如寄存器、缓冲器等)。DRAM 114可以是包括几乎任意代的双倍数据速率(DDR) DRAM的各式各样的设备中的任何一种。在某些实施例中，DRAM 114(以及系统100的其他 部件)符合(至少部分符合)一个或多个定义DDR3的规范。基本输入/输出系统(BIOS) 116尤其提供用于对系统100的所选择方面进行初始 化的逻辑。在某些实施例中，BI0S116包括逻辑118。如下面参照附图2-5进一步讨论的那 样，逻辑118使用反馈机构来主动训练互连106的CMD/CTL总线。例如，逻辑118可以使用 反馈机构111来主动训练CMD/CTL总线。如下面进一步讨论的，在某些实施例中，机构111 包括RX DQ/DQS训练有限状态机(FSM)。在可选实施例中，机构111可以包括不同的或附加 的逻辑。在再一个实施例中，该机构可以在固件中(例如在BI0S116中)实现(或部分实 现)。附图2是示出根据本专利技术实施例的主动CMD/CTL训练的所选择方面的框图。计算 系统200包括经由互连220与存储模块204耦合的集成电路202。在其他实施例中，系统 200可以具有更多元件、更少元件和/或不同元件。系统200可以是包括台式计算机、膝上 型计算机、服务器、消费性电子设备(如游戏系统)、移动互联网设备等的各种计算系统中 的任何一种。在某些实施例中，集成电路202包括一个或多个处理器核和集成的存储控制器。 在其他实施例中，集成电路202为芯片组的元件。在图示的实施例中，互连220包括数据 总线和CMD/CTL总线。数据总线可以具有多分支布局，而CMD/CTL总线可以具有菊链式 布局。CMD信号可以包括存储器地址(MA)、存储体地址(bank address) (BA)、行地址选 通(RAS)、列地址选通(CAS)、允许写入(WE)等。控制信号可以包括片内终结器(on-die termination) (0DT)、芯片选择(CS)、时钟使能(CE)等。CMD线可以被跨越多级(rank)共享，并且每一级可以有单独的CTL线。在可选实施例中，互连220可以有更多元件、更少元 件和/或不同元件。模块204可以是包括DIMM、小型DIMM(SO-DIMMs)、RDIMMs、UDIMMs等的各式各样 的存储模块中的任何一种。每一个模块包括多个DRAM。在某些实施例中，DRAM(以及系统 200的其他元件)至少部分遵守一个或多个DDR3规范。系统200包括用于利用模块204与集成电路202之间的反馈来使能CMD时序的主 动训练的功能部件。那些功能部件包括用于控制该训练的逻辑(例如224)、用于给信号不 同数量的延迟的硬件(例如，214、216和218)、以及用于提供反馈机构的逻辑(例如208和 210)。在可选实施例中，系统200可以包括用以主动训练CMD时序的更多的功能部件和/ 或不同的功能部件。还有很多方法可以用来主动训练CMD时序。首先，你可以对CMD和CTL的延迟设 置进行静态编程，以及然后相本文档来自技高网...

【技术保护点】
一种装置，包括：用于为链接存储控制器与存储子系统的ＣＭＤ／ＣＴＬ互连设定ＣＭＤ延迟设置以及设定ＣＴＬ延迟设置的逻辑；用于设定初始ＣＬＫ延迟设置的逻辑；用于给位于存储控制器中的互连训练机构顺序地提供多个ＣＬＫ延迟设置的逻辑，以及针对所述多个ＣＬＫ延迟设置中的每一个，用于记录由互连训练机构提供的通过或失败结果的逻辑；用于至少部分根据互连训练机构所提供的结果来选择所述多个ＣＬＫ延迟设置之一的逻辑；和用于将ＣＬＫ延迟设定为所选择的ＣＬＫ延迟设置的逻辑。

【技术特征摘要】
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【专利技术属性】
技术研发人员：TZ舍恩博恩，JV洛夫莱西，CP莫扎克，BL斯普里，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US[美国]