本发明专利技术提供一种在片上网络(NoC)上相互连接的存储器访问系统中即使存储器访问请求的顺序被变更的情况下也能够正确地生成响应数据包的技术。接口装置连接与NoC上的存储器相连的存储器控制器、和在集成电路上形成的总线网络。存储器控制器调解多个请求数据的处理顺序。接口装置具备：报头生成存储部，以第1顺序接受从多个请求数据包中提取出的多个请求报头，以按第1顺序读出与各请求报头对应的各响应报头的方式进行存储；和报头顺序控制部，在以第2顺序向存储器发送了多个请求数据时，以按第2顺序读出各响应报头的方式控制报头生成存储部。
【技术实现步骤摘要】
【国外来华专利技术】【专利摘要】本专利技术提供一种在片上网络(NoC)上相互连接的存储器访问系统中即使存储器访问请求的顺序被变更的情况下也能够正确地生成响应数据包的技术。接口装置连接与NoC上的存储器相连的存储器控制器、和在集成电路上形成的总线网络。存储器控制器调解多个请求数据的处理顺序。接口装置具备：报头生成存储部，以第1顺序接受从多个请求数据包中提取出的多个请求报头，以按第1顺序读出与各请求报头对应的各响应报头的方式进行存储；和报头顺序控制部，在以第2顺序向存储器发送了多个请求数据时，以按第2顺序读出各响应报头的方式控制报头生成存储部。【专利说明】接口装置及存储器总线系统
本申请涉及在具备网络化的通信总线的半导体芯片中进行通信总线的控制的装置、方法及程序。
技术介绍
近几年,在利用SoC (System on Chip)的组装设备领域或通用处理器领域中，提高了对半导体芯片的高性能化的要求。伴随着半导体芯片的高性能化，经由芯片上的通信总线而传输的数据的要求带宽增加，有必要实现通信总线的宽带化。由于在较低的总线工作频率下实现通信总线的宽带化，因此关注了在处理器之间共用总线布线且可提高资源利用效率的片上网络(Network-on-Chip ；NoC)。 专利文献I公开了如下的方法:在经由NoC互相连接多个引发器或存储器控制器的一般的SoC结构中，在混合存在在规定期间内需要保证恒定比率的访问的比率保证型的引发器和对存储器的访问请求的频度不定期而很难预测的比率非保证型的引发器时，可提高存储器访问的应对性。 图1表示专利文献I记载的SoC的结构。检测到来自比率保证型引发器201的访问请求的存储器控制器206的访问管理部203检查访问次数，从而判断是否未规定比率以内的访问，记录其结果并进行管理。访问调解部205仅在不存在来自其他引发器202的访问请求时，允许来自规定比率以上的比率保证型引发器201的访问请求。在对来自比率保证型引发器201的访问请求进行调解之前检测到来自比率非保证型引发器202的访问请求的情况下，访问调解部205推迟与来自比率保证型引发器201的访问请求相关的调解顺序，先调解来自引发器202的访问请求。推迟调解顺序的理由是因为引发器201已经进行了规定比率以上的访问。通过上述的处理，实现了对引发器202的访问请求提高应对性。 【在先技术文献】 【专利文献】 【专利文献I】专利第4485574号说明书
技术实现思路
【专利技术要解决的课题】 要求进一步提高存储器控制器内的访问顺序变更引起的存储器访问效率。 【用于解决课题的手段】 为了解决上述课题，本专利技术的一方式包括用于对与集成电路上的存储器连接的存储器控制器、和在所述集成电路上形成的总线网络进行连接的接口装置。所述存储器控制器具备调解多个请求数据的处理顺序的调解部、及响应各请求数据而向所述接口装置发送从所述存储器输出的各响应数据的发送部。所述接口装置具备:脱数据包化处理部，对从所述总线网络接收到的多个请求数据包分别进行脱数据包化处理，从各请求数据包提取请求报头及请求数据来进行输出；报头生成存储部，以第I顺序接受所述脱数据包化处理部输出的多个请求报头，按顺序生成与各请求报头对应的响应报头，以按所述第I顺序读出各响应报头的方式进行存储；数据包化处理部，利用响应于所述请求数据而从所述存储器输出的所述响应数据、及存储在所述报头生成存储部中的所述响应报头，生成响应数据包并发送给所述总线网络；和报头顺序控制部，在所述调解部以不同于所述第I顺序的第2顺序向所述存储器发送了所述多个请求数据时，以按所述第2顺序读出各响应报头的方式控制所述报头生成存储部。 上述的一般性且特定的方式使用系统、方法及计算机程序来进行安装，或者可利用系统、方法及计算机程序的组合来实现。 【专利技术效果】 根据本专利技术的一方式的接口装置，即使在存储器内存在请求顺序的变更的情况下，也能够正确地确保响应报头与响应数据的对应关系，且能够保证系统的动作。此外，无须提高工作频率且也无须扩展总线位宽，能够提高存储器控制器内的访问顺序变更引起的存储器访问效率。此外，在存储器访问结束之前从存储器控制器接受请求顺序的通知，与对存储器的访问处理并行地进行响应报头的检索处理及响应报头在路由器中的处理，从而能够隐藏响应报头的检索处理的延迟，可提高引发器的应对性。 【专利附图】【附图说明】 图1是表示现有技术中的SoC结构的图。 图2是表示网络接口 301的内部结构及网络接口 301、存储器控制器302与存储器303的连接关系的图。 图3是表示SoC400的结构的图。 图4(a)?(d)是表示在NoC上被收发的数据包的种类与其结构例的图。 图5是表示数据包的报头51的结构例的图。 图6㈧?⑶是表示图3所示的比率保证型的引发器401a和比率非保证型的引发器401b对存储器402a进行访问时进行的数据处理的流程的图。 图7是表示图3的存储器侧的NIC404a的结构例的图。 图8是表示提供给存储器控制器406a的信号的种类的图。 图9是表示报头生成存储部102所应用的响应数据包的报头生成规则的例的图。 图10是表示在图6所示的时序图的时刻T3报头生成存储部102所存储的顺序目录的例的图。 图11是表示发送对应于请求数据包401al的响应数据包之后的、响应报头的顺序目录的图。 图12㈧?⑶是表示图3所示的引发器401a及401b访问存储器402a时的存储器的动作的图。 图13是表示在时刻T2(图12)由存储器控制器406a接收到的请求数据包的管理结构例的图。 图14是表示请求顺序信息的例的图。 图15 (A)及(B)是表示与数据包401a2对应的报头及与数据包401bl对应的报头的保存例的图。 图16是表示通过NIC404a执行的请求数据包接收时的处理流程的图。 图17是表示通过NIC404a执行的响应数据接收时的处理流程的图。 图18是表示通过NIC404a执行的伴随存储器访问顺序的变更的处理顺序的流程图。 图19是表示报头生成存储部102中的响应数据包的报头保存区域的数据结构的图。 图20(a)是与存储器访问结束后接收请求顺序信息的通知的例相关的、存储器控制器406a及NIC404a的动作时刻的图，(b)是与在存储器访问执行之间接收请求顺序信息的通知的例相关的存储器控制器406a及NIC404a的动作时刻的图。 图21是表示NIC的输出时刻、与NIC连接的路由器405的输出时刻、及路由器405内的处理的过渡的图。 图22是表示对响应数据包的报头和响应数据分开进行收发时的处理的图。 图23是表示流水线结构为路径选择处理、虚拟通道的分配和输出开关的分配、开关动作的3阶段结构的3周期路由器中的最佳的响应报头的输出时刻的图。 图24是表示实施方式2的NIC414的结构例的图。 图25是表示用于存储请求顺序的数据结构的例的图。 图26是表示用于对地址进行逆变换的数据结构的例的图。 图27是表示存储区域的状态例的图。 【具体实施方式】 本申请的专利技术人研究了上述现有结构中存在的问题。想要将AX1、OCP、AHB等通过片上总线协议接口的引发器本文档来自技高网...
【技术保护点】
一种接口装置，用于对与集成电路上的存储器相连的存储器控制器和形成在所述集成电路上的总线网络进行连接，其中，所述存储器控制器具有：调解部，调解多个请求数据的处理顺序；和发送部，响应于各请求数据而向所述接口装置发送从所述存储器输出的各响应数据，所述接口装置具备：脱数据包化处理部，对从所述总线网络接收到的多个请求数据包分别进行脱数据包化处理，从各请求数据包提取请求报头及请求数据来进行输出；报头生成存储部，以第1顺序接受所述脱数据包化处理部输出的多个请求报头，按顺序生成与各请求报头对应的响应报头，以按所述第1顺序读出各响应报头的方式进行存储；数据包化处理部，利用响应于所述请求数据而从所述存储器输出的所述响应数据、及存储在所述报头生成存储部中的所述响应报头，生成响应数据包并发送给所述总线网络；和报头顺序控制部，在所述调解部以不同于所述第1顺序的第2顺序向所述存储器发送了所述多个请求数据时，以按所述第2顺序读出各响应报头的方式控制所述报头生成存储部。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：石井友规，山口孝雄，吉田笃，得津觉，曾我祐纪，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：日本;JP
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