一种用于Flash存储器的差分位线结构及其操作方法技术

本发明专利技术一种用于Flash存储器的差分位线结构及其操作方法，读取可靠，编程操作电压低，存储单元使用寿命长。所述结构包括一对差分位线和一个数据缓冲电路；一对差分位线包括一端分别连接数据缓冲电路的第一位线BL0和第二位线BL1；数据缓冲电路的输出端分别连接输出数据线DQ和输出反数据线DQB；第一位线BL0的另一端连接第一个存储单元Cell0，第二位线BL1的另一端连接第二个存储单元Cell1；第一个存储单元Cell0和第二个存储单元Cell1的阈值不同，且共同表示1比特信息；当第一个存储单元Cell0的阈值高，第二个存储单元Cell1的阈值低时，表示数据0或1，反之表示数据1或0。

【技术实现步骤摘要】

本专利技术涉及Flash存储器电路领域，具体为一种用于Flash存储器的差分位线结构及其操作方法。
技术介绍
Flash存储器是一种常见的非挥发性存储器，它的特点是即使停止供电，存储器中的数据仍然能够长久地保持。它被广泛应用于移动存储、手机、数码相机、掌上电脑等数字设备中。Flash存储器的基本操作有读取(read)、编程(program)和擦除(erase)。Flash存储器的擦除和编程均是利用隧道效应使电子穿过浮栅与沟道之间的绝缘层，对浮栅进行充电(写入数据)或放电(擦除数据)。浮栅上电荷的多少会影响Flash存储单元的阈值电压。Flash存储器的读取通过区别选中的存储单元的导通电流的大小，识别出不同阈值电压，从而确定存储单元的状态——比如阈值低表示为‘1’，阈值高表示为‘0’。由于每次擦除或编程操作对存储单元是有损害的，每个Flash存储单元能够承受的编程/擦除(P/E)循环次数是有限的。它是Flash存储器的关键性能指标之一，比如单层单元(SLC)NANDFlash的寿命一般不低于10万次。除了与生产工艺相关外，不同的控制方式也会对存储单元的寿命造成影响。不同于SLC的一个存储单元中只存储一个比特(bit)，多层单元(MLC)NANDFlash需要在一个存储单元中存储多个bit，因此MLC的编程和擦除操作需要的电压更高、时间更长，而留给读取操作的余量反而更小。一般的MLC的擦写寿命一般只有1万次。另外在对被选中的存储单元进行擦除或者编程操作时，其他非选中的存储单元，尤其是与之相邻的存储单元，会受到干扰(一定程度的弱擦除或者编程)。并且累积到一定程度后，被干扰的单元所保存的数据会损坏。一般地操作所需要的电压越高、时间越长，它造成的干扰也越大。一般的Flash存储器的读取操作首先对位线(BL)进行充电，然后通过选中的存储单元对BL进行放电。放电一段时间后，所选中的存储单元的阈值越低，则其放电电流(Icell)越大，BL的电压就越低。最后通过电压比较电路将BL上的电压与参考电压(Vref)做比较，将BL电压的高低转化为数字信号1和0从而完成了存储单元的读取。采用这种方法的缺点是：1.读操作时由于代表数据1和0的BL电压和参考电压之间需要一定的余量，需要等待较长的位线放电时间。2.编程操作时为了让被编程的存储单元的阈值更高一点，需要用到的电压会更高时间更长，从而造成更大的干扰，使得整个存储器的寿命下降。
技术实现思路
针对现有技术中存在的问题，本专利技术提供一种用于Flash存储器的差分位线结构及其操作方法，读取可靠，编程操作电压低，存储单元使用寿命长。本专利技术是通过以下技术方案来实现：一种用于Flash存储器的差分位线结构，包括一对差分位线和一个数据缓冲电路；一对差分位线包括一端分别连接数据缓冲电路的第一位线BL0和第二位线BL1；数据缓冲电路的输出端分别连接输出数据线DQ和输出反数据线DQB；第一位线BL0的另一端连接第一个存储单元Cell0，第二位线BL1的另一端连接第二个存储单元Cell1；第一个存储单元Cell0和第二个存储单元Cell1的阈值不同，且共同表示1比特信息；当第一个存储单元Cell0的阈值高，第二个存储单元Cell1的阈值低时，表示数据0，反之表示数据1；或者当第一个存储单元Cell0的阈值低，第二个存储单元Cell1阈值高时，表示数据0；反之，表示数据1。优选的，所述的数据缓冲电路包括一个差分输入的灵敏放大器SA，以及分别通过第一数据节点S0和第二数据节点S1连接在灵敏放大器SA两个输入端的第一电压比较器VC0和第二电压比较器VC1；第一电压比较器VC0和第二电压比较器VC1分别与第一位线BL0和第二位线BL1连接；当输入数据时灵敏放大器用于输入数据的锁存；当读取数据时灵敏放大器用于将一对差分位线上由于阈值不同造成的电压差进行放大；当编程或擦除验证时电压比较器对相应输入位线的电压和参考电压Vref的高低进行比较，并将结果输出至对应的数据节点。进一步，第一电压比较器VC0和第二电压比较器VC1均包括三个比较晶体管；第一比较晶体管由一组位线选择信号控制连接对应的位线和位线电源VBLCTRL；第二比较晶体管由一组比较使能信号控制连接对应的位线和数据节点；比较使能信号为高电平，其电压值为Vref+Vtn，其中，Vtn是第二比较晶体管的阈值电压；第三比较晶体管由一组数据节点充电信号控制连接对应的数据节点和工作电压VDD。进一步，第一数据节点S0和第二数据节点S1分别经电容接地。进一步，灵敏放大器SA包括两个带有使能端的反相器和四个晶体管；第一反相器的输入端连接至输入反数据节点DB，使能信号端连接至第一使能信号LEN，输出端连接至输入数据节点D；第二反相器的输入端连接至输入数据节点D，使能信号端连接至第二使能信号LENX，输出端连接至输入反数据节点DB；第一晶体管由第一开关信号LAT0控制连接第一数据节点S0和输入反数据节点DB；第二晶体管由第二开关信号LAT1控制连接第二数据节点S1和输入数据节点D；第三晶体管由选中信号SEL控制连接输入反数据节点DB和输出反数据线DQB；第四晶体管由选中信号SEL控制连接输入数据节点D和输出数据线DQ。一种用于Flash存储器的差分位线结构的操作方法，基于本专利技术所述的一种用于Flash存储器的差分位线结构，包括，通过一对存储单元在一对差分位线上建立电压差，然后通过灵敏放大器将数据读出的读取操作步骤；根据输入数据的不同，作为一对的第一个存储单元Cell0和第二个存储单元Cell1中有且只有一个会被编程的编程操作步骤。优选的，还包括使用电压比较器对一对存储单元中的第一个存储单元Cell0和第二个存储单元Cell1独立进行验证的编程验证操作步骤；当所有的存储单元都通过时，编程操作成功。优选的，读取操作的具体步骤如下：步骤A，将一组位线选择信号的电压置为0，一组比较使能信号的点电压置为高电压Vpre+Vtn，一组数据节点充电信号的电压置为电源电压VCC；通过电压比较器将位线BL0和BL1充电至Vpre，即电源电压VCC；步骤B，将一组比较使能信号的电压置为0，将位线和对应的数据节点断开，位线通过对应的存储单元开始放电；同时通过升高一组数据节点充电信号、以及第一开关信号LAT0和第二开关信号LAT1的电压，将数据节点和输入数据节点D、输入反数据节点DB充电至工作电压VDD；由于擦除状态的存储单元所连接位线的电压下降的比编程状态的存储单元所连接位线的电压更快，经过一段时间后一对差分位线上将累积到满足灵敏放大器识别的电压差ΔVbl；步骤C，将一组比较使能信号置为高电平VCC将位线和灵敏放大器SA连接起来，并将灵敏放大器SA的第一、二使能信号LEN、LENX置为有效的高电平，灵敏放大器SA开始工作将电压差ΔVbl放大，并将结果锁存在灵敏放大器SA中；步骤D，当第一个存储单元Cell0的阈值比第二个存储单元Cell1高，则第一位线BL0电压比第二位线BL1电压高，输出结果为0，反之则结果为1；输出数据时选中信号SEL为高，传输门打开，数据由输入数据节点D和输入反数据节点DB传输至输出数据线DQ和输出反数据线DQB；选中信号SEL为低，输入数据结束，数据锁存在灵敏本文档来自技高网...

【技术保护点】
一种用于Flash存储器的差分位线结构，其特征在于，包括一对差分位线和一个数据缓冲电路；一对差分位线包括一端分别连接数据缓冲电路的第一位线BL0和第二位线BL1；数据缓冲电路的输出端分别连接输出数据线DQ和输出反数据线DQB；第一位线BL0的另一端连接第一个存储单元Cell0，第二位线BL1的另一端连接第二个存储单元Cell1；第一个存储单元Cell0和第二个存储单元Cell1的阈值不同，且共同表示1比特信息；当第一个存储单元Cell0的阈值高，第二个存储单元Cell1的阈值低时，表示数据0，反之表示数据1；或者，当第一个存储单元Cell0的阈值低，第二个存储单元Cell1阈值高时，表示数据0；反之，表示数据1。

【技术特征摘要】
1.一种用于Flash存储器的差分位线结构，其特征在于，包括一对差分位线和一个数据缓冲电路；一对差分位线包括一端分别连接数据缓冲电路的第一位线BL0和第二位线BL1；数据缓冲电路的输出端分别连接输出数据线DQ和输出反数据线DQB；第一位线BL0的另一端连接第一个存储单元Cell0，第二位线BL1的另一端连接第二个存储单元Cell1；第一个存储单元Cell0和第二个存储单元Cell1的阈值不同，且共同表示1比特信息；当第一个存储单元Cell0的阈值高，第二个存储单元Cell1的阈值低时，表示数据0，反之表示数据1；或者，当第一个存储单元Cell0的阈值低，第二个存储单元Cell1阈值高时，表示数据0；反之，表示数据1。2.根据权利要求1所述的一种用于Flash存储器的差分位线结构，其特征在于，所述的数据缓冲电路包括一个差分输入的灵敏放大器SA，以及分别通过第一数据节点S0和第二数据节点S1连接在灵敏放大器SA两个输入端的第一电压比较器VC0和第二电压比较器VC1；第一电压比较器VC0和第二电压比较器VC1分别与第一位线BL0和第二位线BL1连接；当输入数据时灵敏放大器用于输入数据的锁存；当读取数据时灵敏放大器用于将一对差分位线上由于阈值不同造成的电压差进行放大；当编程或擦除验证时电压比较器对相应输入位线的电压和参考电压Vref的高低进行比较，并将结果输出至对应的数据节点。3.根据权利要求2所述的一种用于Flash存储器的差分位线结构，其特征在于，第一电压比较器VC0和第二电压比较器VC1均包括三个比较晶体管；第一比较晶体管由一组位线选择信号控制连接对应的位线和位线电源VBLCTRL；第二比较晶体管由一组比较使能信号控制连接对应的位线和数据节点；比较使能信号为高电平，其电压值为Vref+Vtn，其中，Vtn是第二比较晶体管的阈值电压；第三比较晶体管由一组数据节点充电信号控制连接对应的数据节点和工作电压VDD。4.根据权利要求2所述的一种用于Flash存储器的差分位线结构，其特征在于，第一数据节点S0和第二数据节点S1分别经电容接地。5.根据权利要求2所述的一种用于Flash存储器的差分位线结构，其特征在于，灵敏放大器SA包括两个带有使能端的反相器和四个晶体管；第一反相器的输入端连接至输入反数据节点DB，使能信号端连接至第一使能信号LEN，输出端连接至输入数据节点D；第二反相器的输入端连接至输入数据节点D，使能信号端连接至第二使能信号LENX，输出端连接至输入反数据节点DB；第一晶体管由第一开关信号LAT0控制连接第一数据节点S0和输入反数据节点DB；第二晶体管由第二开关信号LAT1控制连接第二数据节点S1和输入数据节点D；第三晶体管由选中信号SEL控制连接输入反数据节点DB和输出反数据线DQB；第四晶体管由选中信号SEL控制连接输入数据节点D和输出数据线DQ。6.一种用于Flash存储器的差分...

【专利技术属性】
技术研发人员：拜福君，
申请(专利权)人：西安紫光国芯半导体有限公司，
类型：发明
国别省市：陕西;61