一种快闪存储器及其控制方法技术

本发明专利技术公开了一种快闪存储器及其控制方法，该快闪存储器包括一大扇区存储阵列及一小扇区存储阵列，该大扇区存储阵列和该小扇区存储阵列集成至同一存储阵列，该大扇区存储阵列包含列方向的N条位线、行方向的M条字线以及一条源线，该小扇区存储阵列列方向包含N条位线，从列方向将行方向的字线和源线分为n组，每组包含M/n条字线WL以及一条源线SL，行译码及电平位移电路通过字线驱动电路连接该M条字线，n个源上拉驱动电路分别通过该n条源线连接各组的存储单元，本发明专利技术通过去除小扇区源线下拉单元，使得在不浪费面积的情况下，实现位线对齐，小扇区的电流通过闲置的位线回流至地。

【技术实现步骤摘要】

本专利技术涉及一种半导体
，特别是涉及一种快闪存储器及其控制方法。
技术介绍
由于片上系统电路复杂，需要使用闪存的电路可能较多且扇区大小可能不一，在系统集成时，需要将这些扇区大小不一致的存储阵列集成在一起以共用列译码电路，由于存储阵列通常都是放置在一个矩形区域，扇区小的存储阵列的X方向宽度必然窄一些，为了对齐位线，集成后新的存储阵列总是在小扇区阵列部分依旧放置存储单元，但实际不使用这些存储单元，这部分芯片面积浪费严重。图1为一现有技术下不同扇区大小的闪存阵列集成示意图。其中，大阵列扇区为512字节，每扇区有4条字线WL0/1/2/3_C、1条源线SL_C以及1024条位线BL0～BL1023，即每行有128字节(byte)，左侧为对应行译码及电平移位电路、字线驱动、源线上拉驱动和源线下拉驱动；小阵列扇区为64字节，每扇区同样放置4条字线WL0/1/2/3_D、1条源线SL_D以及1024条位线BL0～BL1023，每行同样有128字节(byte)，但是仅使用字线WL0_D所控制的行的一半，即位线仅使用BL0～BL511，其他存储单元都不使用，阵列左侧同样为对应行译码及电平移位电路、字线驱动、源线上拉驱动和源线下拉驱动。典型源线译码电路(源线上拉驱动和源线下拉驱动)如图2所示。该上拉驱动包含一个PMOS管和一个NMOS管，控制信号SEL连接该PMOS管和NMOS管的栅极，PMOS管源极接高压VSL，NMOS管源极接地，该PMOS管和NMOS管的漏极为源线SL；下拉驱动包含一个大尺寸的NMOS管，读控制信号RDEN连接该NMOS管的栅极，该NMOS管源极接地，该NMOS管的漏极接源线SL。当对存储单元a操作时，Y译码电路(列译码，未示出)选中位线BLn，X译码电路(行译码)选中字线WL，同时源线译码输出设定电压给SL，典型的读、编程和擦除电压如表1所示。擦除时，字线WL加12V高压，位线BLn和源线SL接0V低压，高压差形成的强磁场将浮栅上的电子拉走从而将存储单元的信息全部清除(一般擦除后对应高电平“1”)；编程时，字线WL加1.5V电压，位线BLn输出0.3V低电压，SEL为低将8V高压接至源线SL，存储单元a形成源线SL(接源极)到位线BLn(接漏极)的电流，同时向浮栅注入电子实现在存储单元中写入“0”(写“1”不做操作)；读取时，字线WL加2.5V电压，位线BLn输出0.8V电压，RDEN为高将源线SL拉至地接0V，存储单元a形成位线BLn(接漏极)到源线SL(接源极)的电流，该电流通过下拉驱动MOS管回流到地。表1传统闪存存储单元读写擦除电压存储单元Cella读电压编程电压擦除电压字线WL2.51.512选择信号SL080位线BLn0.80.30可见，传统闪存阵列架构，对于两个不一样大小的扇区的存储阵列集成到同一个存储阵列中，为了对齐位线，浪费芯片面积比较严重。
技术实现思路
为克服上述现有技术存在的不足，本专利技术之一目的在于提供一种快闪存储器及其控制方法，其通过去除小扇区源线下拉单元，使得在不浪费面积的情况下，实现位线对齐，小扇区的电流通过闲置的位线(闲置单元都为擦除状态单元)回流至地。为达上述及其它目的，本专利技术提出一种快闪存储器，包括一大扇区存储阵列及一小扇区存储阵列，该大扇区存储阵列和该小扇区存储阵列集成至同一存储阵列，该大扇区存储阵列包含列方向的N条位线、行方向的M条字线以及一条源线，该小扇区存储阵列列方向包含N条位线，从列方向将行方向的字线和源线分为n组，每组包含M/n条字线WL以及一条源线SL，行译码及电平位移电路通过字线驱动电路连接该M条字线，n个源上拉驱动电路分别通过该n组的源线连接各组的存储单元。进一步地，该源上拉驱动电路包括一个PMOS管和一个NMOS管，控制信号SEL连接该PMOS管和NMOS管的栅极，该PMOS管源极接高压，该NMOS管源极接地，该PMOS管和NMOS管的漏极为源线。进一步地，当对该小扇区存储阵列进行读操作时，设置各控制线电压，以选中一被选存储单元a，并选择使本行处于擦除状态的闲置单元处于导通状态，该被选存储单元a所储存信息形成的电流由位线经该被选存储单元a漏极进入该被选存储单元a的源极，然后经源线进入该闲置单元的源极、漏极及其位线，最终经列译码电路回流至地。进一步地，该控制线电压包括该被选存储单元所在列位线电压、所在行字线电压、该闲置单元所在列位线电压。进一步地，读操作时，设置该闲置单元所在位线BLm电压为0V低压，该被选存储单元a所在列的位线BLn电压为0.5～0.8V，该被选存储单元a所在行字线电压为2.2～2.8V，其中，m≠n。为达到上述目的，本专利技术还提供一种快闪存储器的控制方法，包括如下步骤：步骤一，对该存储器的小扇区存储阵列进行读操作前，先设置各控制线电压，以选中一被选存储单元a，并选择使本行处于擦除状态的闲置单元处于导通状态；步骤二，读操作时，该被选存储单元a所储存信息形成的电流由其所在列的位线经该被选存储单元a漏极进入该被选存储单元a的源极，然后经源线进入该闲置单元的源极、漏极及该闲置单元所在列位线，最终经列译码电路回流至地。进一步地，该控制线电压包括该被选存储单元所在列位线电压、所在行字线电压、该闲置单元所在列位线电压。进一步地，步骤一中，设置该闲置单元所在位线BLm电压为0V低压，该被选存储单元a所在列的位线BLn电压为0.5～0.8V，该被选存储单元a所在行字线电压为2.2～2.8V，其中，m≠n。可见，本专利技术一种快闪存储器及其控制方法在集成扇区大小不同的阵列时，通过去除小扇区源线下拉单元节约2/3的行译码电路面积，通过合理设置读操作时各控制线电压实现正常读取，达到正常操作闪存和节约芯片面积的目的，实现大小扇区位线对齐。附图说明图1为一现有技术下不同扇区大小的闪存阵列集成示意图；图2为传统的源线译码及读电流流向示意图；图3为本专利技术一种快闪存储器之较佳实施例的结构示意图；图4为本专利技术较佳实施例中小扇区存储阵列的下拉电流示意图；图5为本专利技术一种快闪存储器的控制方法的步骤流程图。具体实施方式以下通过特定的具体实例并结合附图说明本专利技术的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了本文档来自技高网...

【技术保护点】
一种快闪存储器，包括一大扇区存储阵列及一小扇区存储阵列，该大扇区存储阵列和该小扇区存储阵列集成至同一存储阵列，该大扇区存储阵列包含列方向的N条位线、行方向的M条字线以及一条源线，其特征在于：该小扇区存储阵列列方向包含N条位线，从列方向将行方向的字线和源线分为n组，每组包含M/n条字线WL以及一条源线SL，行译码及电平位移电路通过字线驱动电路连接该M条字线，n个源上拉驱动电路分别通过该n条源线连接各组的存储单元。

【技术特征摘要】
1.一种快闪存储器，包括一大扇区存储阵列及一小扇区存储阵列，该大扇
区存储阵列和该小扇区存储阵列集成至同一存储阵列，该大扇区存储阵列包含
列方向的N条位线、行方向的M条字线以及一条源线，其特征在于：该小扇区
存储阵列列方向包含N条位线，从列方向将行方向的字线和源线分为n组，每
组包含M/n条字线WL以及一条源线SL，行译码及电平位移电路通过字线驱动
电路连接该M条字线，n个源上拉驱动电路分别通过该n条源线连接各组的存
储单元。
2.如权利要求1所述的一种快闪存储器，其特征在于：该源上拉驱动电路
包括一个PMOS管和一个NMOS管，控制信号SEL连接该PMOS管和NMOS
管的栅极，该PMOS管源极接高压，该NMOS管源极接地，该PMOS管和NMOS
管的漏极为源线。
3.如权利要求2所述的一种快闪存储器，其特征在于：当对该小扇区存储
阵列进行读操作时，设置各控制线电压，以选中一被选存储单元a，并选择使本
行处于擦除状态的闲置单元处于导通状态，该被选存储单元a所储存信息形成
的电流由位线经该被选存储单元a漏极进入该被选存储单元a的源极，然后经源
线进入该闲置单元的源极、漏极及其位线，最终经列译码电路回流至地。
4.如权利要求3所述的一种快闪存储器，其特征在于：该控制线电压包括
该被选存储单元所在列...

【专利技术属性】
技术研发人员：杨光军，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海;31