快闪存储器的形成方法技术

一种快闪存储器的形成方法，包括：提供基底；在基底上形成核心区的浮栅、浮栅之间基底中的第一沟槽，和外围区栅极、栅极之间基底中的第二沟槽，及浮栅、栅极上的停止层、停止层上的硬掩模层；形成介电材料层；化学机械研磨介电材料层、硬掩模层，相邻浮栅之间的介电材料层为第一介电层，相邻栅极之间的介电材料层为第二介电层；在第二介电层上形成保护层，之后以保护层为掩模，清洗去除外围区残留的硬掩模层部分；刻蚀去除停止层，在该过程也刻蚀去除保护层；图形化第一介电层形成浅沟槽隔离结构。快闪存储器的性能较佳，且产品良率满足量产要求。

【技术实现步骤摘要】

本专利技术涉及半导体
，特别涉及一种。
技术介绍
目前，快闪存储器（Flash Memory)又称闪存，已经成为非挥发性存储器的主流存 储器。根据结构不同，闪存可分为或非闪存（NOR Flash)和与非闪存（NAND Flash)。闪存 的主要特点是在不加电的情况下能长期保持存储的信息；且具有集成度高、存取速度快、易 于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。 现有的快闪存储器包括位于基底上的核心存储电路（Cell Circuit)和位于核心 存储电路周围的外围电路（Peripheral Circuit)。所述核心存储电路包括一些具有较小特 征尺寸的晶体管，而外围电路主要包括具有一些较大特征尺寸的高压及中低压电路的常规 MOS晶体管，如果是嵌入式，还会有相应的低压逻辑电路。其中，核心存储电路中的相邻两晶 体管的栅极之间的距离非常小，而外围电路中的两晶体管的栅极之间的距离相对较大。 现有的包括： 参照图1，提供基底10,所述基底10分为核心区I和外围区II，在基底10上形成 有核心区I的多个相互隔开的浮栅（Floating Gate, FG) 11、和外围区II的多个相互隔开 的栅极12,及位于所述浮栅11、栅极12上的停止层13、位于停止层13上的硬掩模层14,停 止层13的材料为氮化硅，硬掩模层14的材料为氧化硅，浮栅11的宽度小于栅极12的线宽 且相邻两栅极12之间的间距W 2大于相邻两浮栅11之间的间距W1，任意相邻两栅极12之 间的间距也是不尽相同的。另外，在刻蚀形成硬掩模层14时，由于浮栅线宽小于栅极线宽， 核心区I的硬掩模层14侧面的刻蚀是不可忽略的，造成外围区II的硬掩模层较薄，比核心 区I的硬掩模层薄； 以硬掩模层14为掩模，刻蚀相邻两浮栅11之间部分厚度基底形成第一沟槽（图中 未标号)，和刻蚀相邻两栅极12之间部分厚度基底形成第二沟槽（图中未标号)，由于W 2I1, 相邻两栅极12之间基底的刻蚀速率大于相邻两浮栅11之间基底的刻蚀速率，使得所述第 二沟槽的深度D 2大于第一沟槽的深度D1 ; 参照图2,在基底10上沉积氧化硅材料层15,氧化硅材料层15覆盖硬掩模层14、 填充满第一沟槽和第二沟槽，第一沟槽、第二沟槽中的氧化硅材料层具有高出硬掩模层14 的部分。 参照图3,化学机械研磨氧化硅材料层15(参照图2)，至停止层13上表面停止，在 研磨过程中，核心区I的硬掩模层被研磨掉，但外围区II的硬掩模层14具有残留。相邻两 浮栅11之间剩余的氧化娃材料层作为第一氧化娃层16,第一氧化娃层16上表面和停止层 13上表面持平；相邻两栅极12之间剩余的氧化硅材料层作为第二氧化硅层17。另外由于 W2I1，对应第二沟槽位置的氧化硅材料层部分的研磨速率大于第一沟槽位置的氧化硅材料 层部分的研磨速率，因此研磨后的第二氧化硅层17上表面略低于停止层13上表面，并呈凹 陷状。在图3中，虚线框表示研磨后的第二氧化硅层17上表面。 参照图4,清洗外围区II残留的硬掩模层14 (参照图3)以确保停止层13 (参照 图3)上没有硬掩模层残留而造成后续停止层去除不干净。但是，在清洗过程中，第二氧化 硅层17也遭到清洗，使得第二氧化硅层17的高度进一步减小，结合参照图2,使得第二氧化 硅层17低于栅极12,且第二氧化硅层17上表面持续凹陷而形成第一凹槽18 ; 不使用掩模，刻蚀去除停止层13。 参照图5,图形化部分高度的第一氧化硅层16 (参照图4)，剩余第一氧化硅层部分 高于基底10上表面，作为浅沟槽隔离结构； 在浮栅11上表面和侧壁、浅沟槽隔离结构上表面、栅极12上和第一凹槽表面形成 绝缘层19 ; 在绝缘层19上形成控制栅材料层20 ; 在控制栅材料层20上形成无定形碳层21、位于无定形碳层21上的氮氧化硅层 22, 氮氧化娃层22作为电介质抗反射层（Dielectric Anti-Ref lection Coating, DARC)，无 定形碳层21可提高后续刻蚀质量和图形的精细度； 在氮氧化娃层22上形成底部抗反射层（Bottom Anti-Reflection Coating, BARC) 23、 和位于底部抗反射层23上的图形化的光刻胶层24,图形化的光刻胶层24定义控制栅位 置。 参照图6,以图形化的光刻胶层为掩模，刻蚀底部抗反射层23、氮氧化硅层22、无 定形碳层21和控制栅材料层20 (参照图5)，至绝缘层19停止，形成控制栅25。之后去除 图形化的光刻胶层和剩余底部抗反射层、氮氧化硅层、无定形碳层。 但是，使用现有技术形成的快闪存储器的性能不佳。
技术实现思路
本专利技术解决的问题是，使用现有技术形成的快闪存储器的性能不佳。 为解决上述问题，本专利技术提供一种，该快闪存储器的形成 方法包括： 在所述基底上形成核心区多个浮栅、相邻两浮栅之间基底中的第一沟槽，和所述 外围区的多个栅极、相邻两栅极之间基底中的第二沟槽，和位于所述浮栅上、栅极上的停止 层、位于所述停止层上的硬掩模层，所述浮栅宽度小于栅极宽度且第一沟槽宽度小于第二 沟槽宽度； 形成介电材料层，所述介电材料层覆盖所述硬掩模层、填充满第一沟槽和第二沟 槽，所述第一沟槽、第二沟槽中的介电材料层具有高出硬掩模层的部分； 化学机械研磨所述介电材料层、硬掩模层至所述停止层停止，相邻两浮栅之间剩 余的介电材料层部分作为第一介电层，相邻两栅极之间剩余的介电材料层部分作为第二介 电层； 在所述第二介电层上形成保护层，之后以所述保护层为掩模，清洗去除所述外围 区残留的硬掩模层部分； 刻蚀去除所述停止层，在该过程中，也刻蚀去除所述保护层； 在刻蚀去除停止层后，图形化所述第一介电层形成浅沟槽隔离结构。 可选地，所述介电材料为氧化硅，所述硬掩模层的材料为氧化硅，所述停止层材料 为氮化硅。 可选地，所述保护层材料为氮氧化硅。 可选地，对所述第二介电层上表面进行快速热氮化、去耦等离子氮处理或微波氮 等离子体处理，在所述第二介电层上形成氮氧化硅。 可选地，所述快速热氮化过程使用的气体为氨气，温度范围为700°C~1000°C，持 续时间为30s~90s，氨气的流量范围为1000 sccm~lOOOOsccm。 可选地，在氮气环境中进行去耦等离子体氮处理。 可选地，所述保护层的厚度范围为50~200入。 可选地，刻蚀去除停止层的方法为湿法刻蚀。 可选地，所述湿法刻蚀使用的刻蚀剂为磷酸溶液。 可选地，使用湿法刻蚀或干法刻蚀，清洗去除所述外围区残留的硬掩模层部分。 可选地，所述湿法刻蚀过程使用的刻蚀剂为稀释氢氟酸溶液。 可选地，所述浅沟槽隔离结构高于基底上表面。 可选地，所述浮栅、第一沟槽、栅极、第二沟槽、硬掩模层和停止层的形成方法包 括： 在所述基底上形成栅材料层、位于栅材料层上的停止材料层，在所述停止层上形 成硬掩模材料层；当前第1页1 2 3 4 本文档来自技高网...

【技术保护点】
一种快闪存储器的形成方法，其特征在于，包括：提供基底，所述基底包括核心区和外围区；在所述基底上形成核心区多个浮栅、相邻两浮栅之间基底中的第一沟槽，和所述外围区的多个栅极、相邻两栅极之间基底中的第二沟槽，和位于所述浮栅上、栅极上的停止层、位于所述停止层上的硬掩模层，所述浮栅宽度小于栅极宽度且第一沟槽宽度小于第二沟槽宽度；形成介电材料层，所述介电材料层覆盖所述硬掩模层、填充满第一沟槽和第二沟槽，所述第一沟槽、第二沟槽中的介电材料层具有高出硬掩模层的部分；化学机械研磨所述介电材料层、硬掩模层至所述停止层停止，相邻两浮栅之间剩余的介电材料层部分作为第一介电层，相邻两栅极之间剩余的介电材料层部分作为第二介电层；在所述第二介电层上形成保护层，之后以所述保护层为掩模，清洗去除所述外围区残留的硬掩模层部分；刻蚀去除所述停止层，在该过程中，也刻蚀去除所述保护层；在刻蚀去除停止层后，图形化所述第一介电层形成浅沟槽隔离结构。

【技术特征摘要】

【专利技术属性】
技术研发人员：张翼英，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31