一种快闪存储器装置及其形成方法，此快闪存储器装置包括了使用最小线宽的选择性微影制程的第一组浮置闸，其中更包括形成于底材的闸极氧化层之上的多个第一浮置闸；具有多个第二浮置闸的第二组浮置闸，其中这些第一与第二浮置闸连续沉积，即每个第二浮置闸沉积于每一对第一浮置闸之间；多个间隙壁，每个间隙壁沉积于每一对相邻的第一与第二浮置闸之间；以及多个连结这些浮置闸的控制闸，其中这些间隙壁及／或第二浮置闸的宽度小于最小线宽。
【技术实现步骤摘要】
本专利技术是有关于一种。
技术介绍
反及型电性可移除可程式只读存储器(electrically erasableprogrammable read only memory；EEPROM)或快闪存储器(FLASH memory)已渐成为硬盘的替代品，因此具有高容量、低成本、减低存储单元尺寸以达小型化以及加快处理速度的装置是人们所追求的。美国专利第5,050,125号揭露一种非挥发性半导体存储器，其每一位元线具有一串接快闪存储器存储单元阵列(显示于该专利图4所示的剖面图)，存储单元的尺寸及区域由浮置闸的宽度及相邻的绝缘区(图4的X方向)与对应的控制闸及相邻的绝缘区(图4的Y方向)的乘积所界定。换言之，重迭的区域即浮置闸与控制闸。每个此专利中的存储单元尺寸缩小的上限约为4F2到5F2，F代表在此专利制程中藉由平版印刷技术所获得的最小图样尺寸或线宽，最小图样尺寸此时约为90奈米，并且在控制闸的最小宽度及相邻控制闸最小间距皆为1F时，假设浮置闸的最小宽度及一个浮置闸阵列中相邻浮置闸的最小间距皆约为1F。因此，每个存储单元在X方向占据至少2F的宽度，并且在Y方向则为2F到2.5F。增加快闪存储器存储单元阵列的整体密度向为所求，因此提供一种快闪存储器，其存储单元尺寸不受限于藉由平版印刷技术所得的最小线宽。
技术实现思路
一种，此快闪存储器装置包括了使用最小线宽的选择性微影制程的第一组浮置闸，其中更包括形成于底材的闸极氧化层之上的多个第一浮置闸；具有多个第二浮置闸的第二组浮置闸，其中这些第一与第二浮置闸连续沉积，即每个第二浮置闸沉积于每一对第一浮置闸之间；多个间隙壁，每个间隙壁沉积于每一对相邻的第一与第二浮置闸之间；以及多个连结这些浮置闸的控制闸，其中这些间隙壁及/或第二浮置闸的宽度小于最小线宽。上述及其他本专利技术的特征将可藉由以下较佳实施例及相应图式的详述提供更多说明与理解。附图说明图1至图16是本专利技术的快闪存储器存储单元阵列形成的正视示意图与剖面示意图。3-3、8-8剖面线10半导体组合12底材14通道闸极氧化层16第一多晶硅层16a第二多晶硅层16b多晶硅层16c第三多晶硅层18、18a、18a’多晶硅闸19、24、28、35、42通道20第一间隙壁21嵌壁式通道22间隔材料层26氧化物层30离子植入31浅沟渠隔离区域32介电层34字元线36罩幕区域38横断处40电性接触点44源极或汲极N+离子植入具体实施方式图1揭露一半导体组合10，此具有多层的半导体组合包括一底材12以组成晶体管及连接元件，并且可为硅、硅锗、三五族化合物底材以及其他可达成相同功效的替代材质；一作为介电层的通道闸极氧化层14形成于底材12及所形成装置之间，并且可以藉由化学气相沉积(chemical vapordeposition；CVD)或热成长程序形成，例如厚度介于50到100埃(A)的硅氧化层；以及一第一多晶硅层16形成于通道闸极氧化层14之上，例如藉由化学气相沉积或旋涂式涂盖方式以形成。如图2所示，所沉积的第一多晶硅层16被图刻以形成可作为第一组浮置闸的第一组多晶硅闸18，其方法可以是习知的微影制程。在一实施例中，每个多晶硅闸18可在图刻步骤运用具有一最小线宽(1F)的选择性微影制程图刻而形成。图2进一步揭示一间隔材料层22，其包括沉积的氧化硅层或氮化硅层，以覆盖图刻后的第一多晶硅层16及多晶硅闸18，并且部分填入其通道19(图刻步骤中多晶硅闸18之间的区域)，以产生嵌壁式通道21于通道19。如图3所示，在通道19中的间隔材料层22被蚀刻以形成第一间隙壁20，且第一间隙壁20邻接到每个多晶硅闸18，而邻接的第一间隙壁20由通道24区隔。等向性干蚀刻制程可用于间隔材料层22以产生第一间隙壁20、每个通道24，特别是蚀刻通道21直到通道闸极氧化层14之下形成通道24。当所选择的干蚀刻过程于间隙壁材料22而非多晶硅材料良好反应时，通道24形成过程不需要罩幕。通道24可以窄于最小线宽(1F)，并且在一实施例中，多晶硅闸18之间的通道19可以宽于1F，而通道24的宽度近似于多晶硅闸18的宽度1F。在一实施例中，间隙壁材料22包括一硅氧化物以及一包括CHF3、CHF4及He蚀刻化学品的干蚀刻剂。在另一实施例中，间隙壁材料22可包括氮化硅，并且在干蚀刻过程中使用Ar及CF4蚀刻化学品。当第一多晶硅层16被图刻以形成具有最小线宽的多晶硅闸18时，每个具有足够容纳一个通道24与一对间隙壁的宽度的通道19即被形成，而每个通道19被形成可藉由微影制程产生大于最小线宽的宽度。如后所述，每个通道24用以形成多晶硅闸18之间的第二组多晶硅闸18a(图6)。为了缩小多晶硅闸的间距，通道19可以是小于最小线宽三倍，而平板印刷技术可以精确形成通道19。在一实施例中，每个通道24的宽度小于或等于最小线宽，而其中等于最小线宽使得与多晶硅闸18的宽度匹配是较佳选择。在一实施例中，使用选择性干蚀刻程序而非平板印刷术能够使得间隙壁20与通道24的宽度皆小于最小线宽。举例来说，对于一个0.11微米的平板印刷术应用而言，多晶硅闸18的宽度为0.11微米，通道19的宽度为0.17微米，通道24的宽度为0.11微米，而间隙壁20的宽度为0.03微米。在利用干蚀刻形成每个通道24之后，因为在形成通道24的蚀刻过程中会减损或移除一部份的通道24的通道闸极氧化层14，因此其重建是必要的。在一实施例中，一薄的氧化物(例如40埃)被用以热处理一晶圆，而氧化物层26也在此过程一部分中被形成且覆盖已图刻的第一多晶硅层16。在另一实施例中，湿蚀刻程序被用以移除形成于底材表面的此种薄的氧化物，以消除在蚀刻过程中形成通道24对底材12的毁损。因此，通道闸极氧化层14被重建(例如通过重新成长)于通道24之上。图4是图3所示结构的正视示意图，亦即图3是图4的3-3线段在同一直线上所形成的剖面示意图。第一多晶硅层16被图刻以形成一蜿蜒图样，通道24与间隙壁20以藉由多晶硅闸18所形成而延伸于此蜿蜒图样脚位的第一浮置闸界定蜿蜒图样，邻接于此蜿蜒图样的第一多晶硅层16的周边可用于形成周边晶体管的多晶硅闸，例如一选择晶体管即用于集成电路逻辑的其他晶体管。如图5所示，一第二多晶硅层16a被沉积于图刻后的第一多晶硅层16上，并且填入形成于第一间隙壁20之间的通道24以产生具有多个分开的多晶硅闸18a的第二组浮置闸。如前所述，在一实施例中，每个通道24希望是运用微影制程使其等于最小线宽且用以形成多晶硅闸18，因此每个填入对应的通道24的额外多晶硅闸18a可运用微影制程使其等于最小线宽，但是因为间隙壁20可以窄于最小线宽，所以每个区域将有更多的多晶硅闸形成，使得存储单元尺寸缩小以及存储器装置密度增加。如图6所示，第二多晶硅层16a选择性回蚀至第一多晶硅层16，氧化物层26也被希望能在此蚀刻程序移除，因此，产生一个完全图刻的多晶硅层，其具有多个由多晶硅闸18与18a所形成的浮置闸，而氧化物层26可于此移除程序中作为一蚀刻终点。在一实施例中，可选用一气态蚀刻化学品Cl2及HBr作用于二氧化硅(SiO2)上的多晶硅；另外，可使用一化学机械研磨(chemical mechanical polishing；CMP)处理。图7是一本文档来自技高网...
【技术保护点】
一种快闪存储器装置，其特征在于其包括：一第一组浮置闸，包括形成于一底材之上的闸极氧化层之上的一复数个第一浮置闸，该第一组浮置闸使用具有一最小线宽的一选择性微影制程； 一第二组浮置闸，包括一复数个第二浮置闸，其中该等第一浮置闸 与该等第二浮置闸连续沉积，每一该等第二浮置闸沉积于每一该等第一浮置闸之间；一复数个间隙壁，每一该等间隙壁沉积于各相邻的该第一浮置闸与该第二浮置闸之间；以及一复数个控制闸，连结该等浮置闸，其中该等间隙壁及／或该等第二浮置闸具有 较该最小线宽更小的宽度。
【技术特征摘要】
【专利技术属性】
技术研发人员：陈宗仁，
申请(专利权)人：晶豪科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]
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