通过改变位线电压的多VT感测方法技术

本申请涉及通过改变位线电压的多VT感测方法。描述了用于同时验证两个或更多个编程状态的方法和系统。在编程验证操作期间，可以通过以下方式来同时地验证两个或更多个存储器单元阈值电压水平：将字线电压施加至多个存储器单元，将两个或更多个不同的位线电压施加至多个存储器单元、以及在两个或更多个不同的位线电压被施加至多个存储器单元的同时感测多个存储器单元。在编程验证操作期间施加的位线电压可以使第一组多个存储器单元能够在第一电压水平处被感测、同时使第二组多个存储器单元在不同于第一电压水平的第二电压水平处被感测。

【技术实现步骤摘要】
优先权声明本申请要求于2015年6月7日提交的题为“Multi-VT Sensing Method”的美国临时申请No.62/172,182的优先权，其全部内容通过引用合并至本文。
本申请涉及一种通过改变位线电压的多VT感测方法。
技术介绍
半导体存储器已广泛地用于各种电子设备例如蜂窝电话、数码相机、个人数字助理、医疗电子设备、移动计算设备以及非移动计算设备中。半导体存储器可以包括非易失性存储器或易失性存储器。非易失性存储器使信息能够被存储并且保持，甚至在非易失性存储器未连接至电源(例如，电池)时也如此。非易失性存储器的示例包括闪存(例如，NAND型闪存和NOR型闪存)和电可擦除可编程只读存储器(EEPROM)。闪存和EEPROM二者都利用浮栅晶体管。对于每个浮栅晶体管而言，浮栅位于浮栅晶体管的沟道区上方并且与浮栅晶体管的沟道区绝缘。沟道区位于浮栅晶体管的源极区与漏极区之间。控制栅位于浮栅上方并且与浮栅绝缘。可以通过设置在浮栅上存储的电荷量来控制浮栅晶体管的阈值电压。通常使用Fowler-Nordheim(F-N)隧穿效应或热电子注入来控制浮栅上的电荷量。调整阈值电压的能力使浮栅晶体管能够用作非易失性存储元件或存储器单元。在一些情况下，可以通过编程并且读取多个阈值电压或阈值电压范围来提供每存储器单元多于一个数据位(即，多水平存储器单元或多状态存储器单元)。NAND闪存结构通常将多个浮栅晶体管布置成与两个选择栅串联并且在两个选择栅之间。选择栅和串联的浮栅晶体管可以被称为NAND串。近些年，为了减小每位的成本，已扩展了NAND闪存。然而，随着工艺 几何尺寸缩小，出现了许多设计挑战和工艺挑战。这些挑战包括改善晶体管特性相对于工艺、电压和温度变化的易变性。
技术实现思路
根据一种实施方式，提供了一种装置，该装置包括：第一感测放大器，所述第一感测放大器被配置成识别针对第一存储器单元的第一编程状态，并且在第一时间点处，基于所述第一编程状态来将连接至所述第一存储器单元的第一位线偏压至第一位线电压，所述第一感测放大器被配置成在所述第一位线被偏压至所述第一位线电压的同时，感测来自所述第一存储器单元的第一电流；以及第二感测放大器，所述第二感测放大器被配置成识别针对第二存储器单元的不同于所述第一编程状态的第二编程状态，并且在所述第一时间点处，基于所述第二编程状态来将连接至所述第二存储器单元的第二位线偏压至第二位线电压，所述第二感测放大器被配置成在所述第二位线被偏压至所述第二位线电压的同时，感测来自所述第二存储器单元的第二电流。根据一种实施方式，提供了一种方法，该方法包括：识别针对第一存储器单元的第一编程状态；识别针对第二存储器单元的不同于所述第一编程状态的第二编程状态；以及同时地验证所述第一存储器单元已被编程为所述第一编程状态以及所述第二存储器单元已被编程为所述第二编程状态，所述同时地验证包括感测来自所述第一存储器单元的第一电流同时感测来自所述第二存储器单元的第二电流。附图说明图1描绘了NAND串的一个实施方式。图2使用对应电路图描绘了图1的NAND串的一个实施方式。图3A描绘了包括多个NAND串的存储器块的一个实施方式。图3B描绘了针对三位每单元存储器单元的可能的阈值电压分布的一个实施方式。图4A描绘了竖直NAND结构的一个实施方式。图4B描绘了沿图4A的线X-X截取的横截面图的一个实施方式。图5A描绘了非易失性存储系统的一个实施方式。图5B描绘了感测块的一个实施方式。图6A描绘了用于将位线偏压至特定位线电压的感测放大器的一部分的一个实施方式。图6B描绘了示出针对以源跟随器构造的NMOS晶体管的栅极的各种设置的表的一个实施方式。图6C描绘了可以用于在编程验证操作期间将位线偏压至特定位线电压的感测放大器的一部分的一个实施方式。图7A是描述用于执行编程验证操作的处理的一个实施方式的流程图。图7B是描述用于执行编程验证操作的处理的另一实施方式的流程图。具体实施方式描述了用于同时验证两个或更多个编程状态的技术。在一些情况下，在编程验证操作期间，可以通过以下方式来同时地验证两个或更多个存储器单元编程状态或存储器单元阈值电压水平：将字线电压施加至多个存储器单元，将两个或更多个不同的位线电压施加至多个存储器单元、以及在两个或更多个不同的位线电压被施加至多个存储器单元的同时感测多个存储器单元。在编程验证操作期间所施加的位线电压可以在将多个存储器单元偏压至同一字线电压或控制栅(CG)电压的同时、使得第一组多个存储器单元能够在第一验证电压水平处被感测以及第二组多个存储器单元能够在不同于第一验证电压水平的第二验证电压水平处被感测。在一个示例中，在编程验证操作期间，可以感测多个存储器单元中的第一存储器单元以验证第一存储器单元已达到第一编程状态(例如，B状态)、同时感测多个存储器单元中的第二存储器单元以验证第二存储器单元已达到不同于第一编程状态的第二编程状态(例如，D状态)。同时验证两个或更多个存储器单元阈值电压水平可以减小验证多个存储器单元的编程状态所需的编程验证循环的数量。在一个实施方式中，在一个或更多个编程操作期间，可以将连接至字线的多个存储器单元中的每个存储器单元编程为八个不同的编程状态中 的一个编程状态。在编程操作之间或者在一个或更多个编程操作之后，可以执行一个或更多个编程验证操作以验证针对多个存储器单元的中间编程状态或最终编程状态。在一个或更多个编程验证操作的编程验证操作期间，可以同时地验证两个或更多个存储器单元阈值电压水平。在一个实施方式中，可以将第一验证电平(例如，1V)施加至第一组多个存储器单元、同时将大于第一验证电平的第二验证电平(例如，2V)施加至第二组多个存储器单元。同时验证两个不同的验证电平可以使得验证编程状态所需的时间能够减半。在另一实施方式中，多个存储器单元中的每个存储器单元可以具有在编程验证操作期间施加至存储器单元的八个不同的验证电平中的一个验证电平。在编程验证操作期间施加至每个存储器单元的验证电平可以取决于针对存储器单元的意图编程状态。在一些情况下，多个存储器单元中的每个存储器单元可以与浮栅晶体管或NAND型闪存单元对应。在一些实施方式中，可以基于针对连接至位线的存储器单元的意图编程状态来设置在编程验证操作期间电耦接至位线的感测放大器内的动态节点。在编程验证操作期间或者在编程验证操作的一部分期间，动态节点可以是左浮置。动态节点可以与动态锁存器的动态锁存节点对应。动态锁存器可以将模拟电压锁存在动态锁存节点上。可以基于在编程验证操作期间要被施加至位线的验证电平来将动态锁存器设置为多个不同的电压水平中的一个电压水平。在一个示例中，动态锁存器可以保持或存储作为在要被施加至位线的验证电平以上的一个晶体管阈值电压(例如，NMOS晶体管阈值电压)的电压。可以使用以源跟随器构造的NMOS晶体管来加载动态锁存器，在NMOS晶体管中，其栅极(例如，DSET)被设置为在要施加至位线的验证电平以上的两个晶体管阈值电压。在一些情况下，可以在初始阶段期间设置与在编程验证操作期间连接至多个位线的多个感测放大器关联的多个动态锁存器，在初始阶段中，在与低验证电平对应的动态锁存器之前设置与高验证电平对应的动态锁存器。在另一实施方式中，在本文档来自技高网...

【技术保护点】
一种装置，包括：第一感测放大器(500)，所述第一感测放大器(500)被配置成识别针对第一存储器单元的第一编程状态，并且在第一时间点处，基于所述第一编程状态来将连接至所述第一存储器单元的第一位线偏压至第一位线电压，所述第一感测放大器被配置成在所述第一位线被偏压至所述第一位线电压的同时，感测来自所述第一存储器单元的第一电流；以及第二感测放大器(500)，所述第二感测放大器(500)被配置成识别针对第二存储器单元的不同于所述第一编程状态的第二编程状态，并且在所述第一时间点处，基于所述第二编程状态来将连接至所述第二存储器单元的第二位线偏压至第二位线电压，所述第二感测放大器被配置成在所述第二位线被偏压至所述第二位线电压的同时，感测来自所述第二存储器单元的第二电流。

【技术特征摘要】
2015.06.07 US 62/172,182;2015.10.27 US 14/924,1291.一种装置，包括：第一感测放大器(500)，所述第一感测放大器(500)被配置成识别针对第一存储器单元的第一编程状态，并且在第一时间点处，基于所述第一编程状态来将连接至所述第一存储器单元的第一位线偏压至第一位线电压，所述第一感测放大器被配置成在所述第一位线被偏压至所述第一位线电压的同时，感测来自所述第一存储器单元的第一电流；以及第二感测放大器(500)，所述第二感测放大器(500)被配置成识别针对第二存储器单元的不同于所述第一编程状态的第二编程状态，并且在所述第一时间点处，基于所述第二编程状态来将连接至所述第二存储器单元的第二位线偏压至第二位线电压，所述第二感测放大器被配置成在所述第二位线被偏压至所述第二位线电压的同时，感测来自所述第二存储器单元的第二电流。2.根据权利要求1所述的装置，其中，所述第一感测放大器被配置成在所述第一位线被偏压至所述第一位线电压的同时，验证所述第一存储器单元已被编程为所述第一编程状态；以及所述第二感测放大器被配置成在所述第二位线被偏压至所述第二位线电压的同时，验证所述第二存储器单元已被编程为所述第二编程状态。3.根据权利要求1至2中任一项所述的装置，其中，所述第一感测放大器被配置成将与所述第一感测放大器关联的第一动态节点设置为第一电压；以及所述第二感测放大器被配置成将与所述第二感测放大器关联的第二动态节点设置为不同于所述第一电压的第二电压。4.根据权利要求3所述的装置，其中，所述第一感测放大器被配置成将连接至所述第一位线的第一NMOS晶体管的栅极设置为所述第一电压；以及所述第二感测放大器被配置成将连接至所述第二位线的第二NMOS晶体管的栅极设置为所述第二电压。5.根据权利要求3所述的装置，其中，所述第一感测放大器被配置成在所述第二动态节点被设置为所述第二电压之前，将所述第一动态节点设置为所述第一电压。6.根据权利要求1至5中任一项所述的装置，其中，所述第一位线电压大于所述第二位线电压。7.根...

【专利技术属性】
技术研发人员：李燕龙，迪潘舒·杜塔，
申请(专利权)人：桑迪士克科技有限责任公司，
类型：发明
国别省市：美国;US