本发明专利技术公开了一种基于AXI总线的存储控制装置及方法，包括：在配置双ARM处理器的AXI总线平台上配置NAND控制模块、磨损均衡模块、BCH编解码模块及接口模块，所述NAND控制模块与NAND存储阵列连接。通过以上方案本发明专利技术解决了NAND FLASH存储器端口不易更改及扩展的问题，同时可满足使用时所需要的快速存储速度的问题。使得系统可以支持不同数量和不同类型的NAND芯片，提高了系统的适应性和灵活性。
【技术实现步骤摘要】
【专利摘要】本专利技术公开了一种基于AXI总线的存储控制装置及方法，包括：在配置双ARM处理器的AXI总线平台上配置NAND控制模块、磨损均衡模块、BCH编解码模块及接口模块，所述NAND控制模块与NAND存储阵列连接。通过以上方案本专利技术解决了NAND?FLASH存储器端口不易更改及扩展的问题，同时可满足使用时所需要的快速存储速度的问题。使得系统可以支持不同数量和不同类型的NAND芯片，提高了系统的适应性和灵活性。【专利说明】—种基于AXI总线的存储器控制装置及方法
本专利技术涉及NAND FLASH数据存储领域，应用于数据高速存储环境下，特别涉及一种基于AXI总线的存储器控制装置及方法。
技术介绍
目前市场上主流的存储设备分为两种，一种是传统的基于机械硬盘的存储设备，一种是新兴的基于NAND FLASH的存储设备。传统的机械硬盘存储设备具有性价比高、技术成熟等优点，但也有可靠性差、功耗大、噪声大、重量大等缺点。新兴的基于NAND FLASH的存储设备是一种可在线进行电擦写的非易失半导体存储器，相对于传统的机械硬盘存储设备，它具有擦写速度快、可靠性高、功耗低、噪声小、质量轻等优点，缺点是价格高、控制复杂等。随着技术的进步，基于NAND FLASH的存储设备取代基于机械硬盘的存储设备已经成为确定无疑的趋势。现有的基于NANDFLASH的存储设备控制器大都采用专门的ASIC控制芯片，该类芯片具有特定的接口规范和拓扑结构，只能用于特定的场合，不能根据用户需求改变配置，极大的限制了设计的灵活性。针对上述缺陷，在现有技术中，也有部分设计方案采用MicroBlaze软核作为NAND FLASH的存储设备控制器的控制核心，该方案具有可编程性，能够根据用户的实际需求快速定制出产品，但是MicroBlaze软核速度慢，但极大的限制了系统的性能，从而不能满足数据需要快速存储的需要。由此可知，在实现本专利技术的过程中，专利技术人发现现有技术中存在以下缺点:现有的NAND FLASH存储及存储控制设置，由于内部总线的局限性，因此，对外的端口的扩展能力有限，不能根据实际需要进行端口的配置，同时若采用MicroBlaze软核，由于本身配置处理器的处理能力有限，从而无法实现快速存储的需要。
技术实现思路
针对现有技术中的缺陷，本专利技术提供了一种基于AXI总线的存储器控制装置及方法，解决了 NAND FLASH存储器的端口不易更改及扩展的问题，同时可满足使用时所需要的快速存储速度的问题。由此，本专利技术提供了一种基于AXI总线的存储器控制装置，包括:包括:在配置双ARM处理器的AXI总线平台上配置NAND控制模块、磨损均衡模块、BCH编解码模块及接口模块，所述NAND控制模块与NAND存储阵列连接；接口模块接收外部存储数据，并将接收的外部存储数据通过AXI总线传送到BCH编解码模块中；BCH编解码模块对所述外部存储数据进行BCH编码获取预存外部数据，并将预存外部数据输入到所述NAND控制模块中；磨损均衡模块根据所述NAND存储阵列的内部地址映射获取目标阵列地址，并将目标阵列地址输入到所述NAND控制模块中；当所述预存外部数据与所述目标阵列地址均输入到所述NAND控制模块中时，所述NAND控制模块将预存外部数据从SRAM接口数据转换为NAND接口数据后存入所述目标阵列地址中。同时，本专利技术还提供一种基于AXI总线的存储控制方法，包括以下步骤:接口模块接收外部存储数据，并将接收的外部存储数据通过AXI总线传送到BCH编解码模块中；BCH编解码模块对所述外部存储数据进行BCH编码获取预存外部数据，并将预存外部数据输入到所述NAND控制模块中；磨损均衡模块根据所述NAND存储阵列的内部地址映射获取目标阵列地址，并将编码后数据输入到所述NAND控制模块中；当所述预存外部数据与所述目标阵列地址均输入到所述NAND控制模块中时，所述NAND控制模块将预存外部数据从SRAM接口数据转换为NAND接口数据后存入所述目标阵列地址中。与现有技术相比，根据本专利技术的存储器控制装置具有以下优点:采用可编程的NAND控制器，使得系统可以支持不同数量和不同类型的NAND芯片，提高了系统的适应性和灵活性。通过使用BCH编解码器，大大降低系统误码率，提高了系统的可靠性。采用PCIE与外部设备互联，实现数据的高速传输。【专利附图】【附图说明】图1为本专利技术一种基于AXI总线的存储控制装置的组成示意图；图2为本专利技术一种基于AXI总线的存储控制装置的另一种组成示意图；图3为本专利技术磨损均衡模块组成示意图；图3a为本专利技术磨损均衡模块某一时刻示意图；图4为本专利技术NAND控制模块组成示意图；图5为本专利技术一种基于AXI总线的存储控制方法步骤图；图6为本专利技术获取目标阵列地址的步骤示意图。【具体实施方式】下面结合附图对本专利技术作进一步详细的说明。如图1所示，为一种基于AXI总线的存储控制装置的组成示意图，包括:在配置双ARM处理器101的AXI总线平台上配置NAND控制模块102、磨损均衡模块103、BCH编解码模块104及接口模块105，所述接口模块105包括:PCIE接口，NAND控制模块102与NAND存储阵列106连接；接口模块105接收外部存储数据104，并将接收的外部存储数据通过AXI总线传送到BCH编解码模块104中；BCH编解码模块104对所述外部存储数据进行BCH编码获取预存外部数据，并将预存外部数据输入到所述NAND控制模块102中；磨损均衡模块103根据所述NAND存储阵列106的内部地址映射获取目标阵列地址；当所述预存外部数据与所述目标阵列地址均输入到所述NAND控制模块102中时，所述NAND控制模块102将预存外部数据从SRAM接口数据转换为NAND接口数据后存入所述目标阵列地址中。作为本实施例中的优选方案，为加快内部存储速度，如图2所示，在配置双ARM处理器101的AXI总线平台上还配置:高速缓存201及DMA控制器202，所述DMA控制器将所述接口模块接收的外部存储数据通过AXI总线缓存到所述高速缓存中。作为本实施例中的优选方案，NAND FLASH中每个块的寿命是有限的，不能无限次擦写，所以在NAND的应用中必须设计磨损均衡机制，保证NAND中各个块均衡使用，避免某些块过分损耗提前达到使用寿命，从而影响整个存储器的使用。磨损均衡通过动态改变逻辑地址到物理地址的映射关系来实现。该映射关系由一个映射表来表现。某个时刻的映射表如图3a所示。用户只需要管理一个连续的逻辑地址，而不必考虑每个逻辑地址与NAND上实际的物理地址的对应关系。该对应关系由智能磨损均衡器来管理。如图3所示，在配置双ARM处理器的AXI总线平台上还配置:磨损均衡模块，所述磨损均衡模块包括:映射表生成单元及目标阵列地址获取单元；所述磨损均衡模块103包括:映射表生成单元1031及目标阵列地址获取单元1032 ;所述映射表生成单元1031，根据所述NAND存储阵列106的物理存储区域地址及均衡算法获取逻辑存储区域地址；根据所述物理存储区域地址及所述逻辑存储区域地址建立当前存储区域映射表；目标阵列地址获取单元1032，根据所述NAND存储阵列106的内部地址及所述映射表生成单元获取的存储区域映射表映射获本文档来自技高网...
【技术保护点】
一种基于AXI总线的存储控制装置，其特征在于，包括：在配置双ARM处理器的AXI总线平台上配置NAND控制模块、磨损均衡模块、BCH编解码模块及接口模块，所述NAND控制模块与NAND存储阵列连接；接口模块接收外部存储数据，并将接收的外部存储数据通过AXI总线传送到BCH编解码模块中；BCH编解码模块对所述外部存储数据进行BCH编码获取预存外部数据，并将预存外部数据输入到所述NAND控制模块中；磨损均衡模块根据所述NAND存储阵列的内部地址映射获取目标阵列地址，并将目标阵列地址输入到所述NAND控制模块中；当所述预存外部数据与所述目标阵列地址均输入到所述NAND控制模块中时，所述NAND控制模块将预存外部数据从SRAM接口数据转换为NAND接口数据后存入所述目标阵列地址中。
【技术特征摘要】
【专利技术属性】
技术研发人员：雷磊，朱骏，黄啸，
申请(专利权)人：北京华清瑞达科技有限公司，
类型：发明
国别省市：北京;11
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