非易失性存储单元和存储器制造技术

本发明专利技术提供一种非易失性存储单元和存储器，其中，非易失性存储单元包括：差分存储电路、写入电路和读出电路；写入电路用于根据输入的待存储数据和读写信号输出存储控制信号，以控制所述差分存储电路存储数据；所述差分存储电路包括两组存储组件，在一个存储周期内，其中一组存储组件根据存储控制信号执行编程操作，且另一组存储组件根据存储控制信号执行擦除操作；读出电路用于根据读写信号将差分存储电路中存储的数据读出。本发明专利技术提供的非易失性存储单元和存储器能够解决现有的存储器写入数据的过程耗时较长的问题，用于缩短写入数据的耗时时间，简化写入读出数据操作。

【技术实现步骤摘要】
【专利摘要】本专利技术提供一种非易失性存储单元和存储器，其中，非易失性存储单元包括：差分存储电路、写入电路和读出电路；写入电路用于根据输入的待存储数据和读写信号输出存储控制信号，以控制所述差分存储电路存储数据；所述差分存储电路包括两组存储组件，在一个存储周期内，其中一组存储组件根据存储控制信号执行编程操作，且另一组存储组件根据存储控制信号执行擦除操作；读出电路用于根据读写信号将差分存储电路中存储的数据读出。本专利技术提供的非易失性存储单元和存储器能够解决现有的存储器写入数据的过程耗时较长的问题，用于缩短写入数据的耗时时间，简化写入读出数据操作。【专利说明】非易失性存储单元和存储器
本专利技术涉及半导体存储技术，尤其涉及一种非易失性存储单元和存储器。
技术介绍
电可擦可编程只读存储器（Electrically Erasable Programmable Read-Only Memory，简称EEPROM)是一种掉电后数据不丢失的非易失性存储器，其中包括读写控制器和 多个存储单元。其中多个存储单元用于存储数据，读写控制器向多个存储单元发送初始化 信号、读写信号以及待存储数据等，用于控制多个存储单元实现编程和擦除数据。存储单 元包括选择晶体管和存储晶体管，其中的存储晶体管通常采用浮栅晶体管，用于存储数据。 浮栅晶体管分为叠栅注入晶体（Stacked-Gate Injection Metal Oxide Semiconductor， 简称 SIM0S)管、浮栅隧道氧化层晶体（Floating-Gate Tunnel Oxide Metal Oxide Semiconductor，简称 Flotox M0S)管，以及快闪叠栅晶体（Flash Stacked-Gate Metal Oxide Semiconductor)管，存储晶体管一般米用 Flotox M0S 管。 图1为浮栅隧道氧化层晶体管的结构示意图，如图1所示，Flotox M0S管设置在 P型半导体衬底上，包括一个N+型的漏极11、一个N+型的源极12、栅极13、浮栅14以及隧 道氧化层15,其中，漏极11和源极12设置在衬底上层露出于衬底表面，且被衬底上的沟道 隔离，分布在衬底的两侧。衬底的上面设置有栅电介质层，浮栅14设置在栅电介质层中，与 外界绝缘，用于存储电荷。在漏极11和浮栅14之间设置有较薄的隧道氧化层15,用于在 对EEPROM进行数据擦除或编程时，通过隧道氧化层15发生隧道击穿实现电子的转移。在 浮栅14上方依次设置有第二电介质层和栅极13。浮栅晶体管的阈值电压是指使浮栅晶体 管导通所需要的栅极13和源极12之间的最小电压，由浮栅14中的电荷量决定。当栅极13 相对于漏极11加正向编程电压时，例如（+16)V，由于电场力的作用，电子从漏极11穿过隧 道氧化层15到达浮栅14,对浮栅14进行充电，即为擦除操作，使得浮栅晶体管的阈值电压 上升，通常大于（+4. 5) V ;当漏极11相对于栅极13加正向编程电压时，例如（+16) V，由于 电场力的作用，电子从浮栅14穿过隧道氧化层15到达漏极11，使浮栅14放电，即为编程操 作，使得浮栅晶体管的阈值电压下降，通常小于（_1)V。当栅极13相对于源极12或者漏极 11加正向电压时，例如（+1. 8)V，若浮栅14中存储有电荷，则源极12和漏极11之间无法导 通，源极12无电流或有很小的电流通过，标识存储数据为" 1";若浮栅14中未存储电荷，则 源极12和漏极11导通，源极12有较大电流通过，标识存储数据为"0"，此为读取操作，且通 过源极12的电流成为读取电流。 现有的存储器采用上述浮栅晶体管作为存储晶体管，通常将多个存储晶体管的栅 极连接在一起，同时接收擦除或编程控制信号。图2为现有的一种EEPROM存储器的结构示 意图。如图2所示，存储器包括多组存储单元，其中每组存储单元包括一个选择晶体管21和 一个存储晶体管22,其中，选择晶体管21的栅极连接至字线，漏极(或源极)连接至位线，源 极(或漏极）与存储晶体管22的漏极连接，存储晶体管22的栅极连接至擦写端，源极接地。 多个存储晶体管22的栅极连接在一起，同时接收擦写端发来的控制信号。对存储单元进行 写入数据时，需要对连接在一起的全部存储晶体管22先进行擦除操作，然后再进行编程操 作。显然现有的存储器的写入方式需要分两个步骤进行，耗时较长，功耗较大，且需要在浮 栅晶体管的栅极和漏极上先后施加两次编程电压，并需采用读出放大电路将数据读出，导 致存储器中的读写控制电路较复杂。
技术实现思路
本专利技术提供一种非易失性存储单元和存储器，用于解决现有的存储器写入数据的 过程耗时较长的问题，用于缩短写入数据的耗时时间，简化写入读出数据操作。 本专利技术实施例提供一种非易失性存储单元，包括：差分存储电路、写入电路和读出 电路；其中 所述写入电路的待存储数据输入端用于输入待存储数据，所述写入电路的读写信 号输入端用于输入读写信号，所述写入电路用于根据输入的待存储数据和读写信号输出存 储控制信号，以控制所述差分存储电路存储数据； 所述差分存储电路的输入端与所述写入电路连接，所述差分存储电路包括两组存 储组件，在一个存储周期内，其中一组存储组件根据所述存储控制信号执行编程操作，且另 一组存储组件根据所述存储控制信号执行擦除操作； 所述读出电路与所述差分存储电路的输出端连接，所述读出电路的读写信号输入 端用于输入所述读写信号，所述读出电路用于根据所述读写信号将所述差分存储电路中存 储的数据读出。 本专利技术实施例提供一种存储器，包括读写控制器和多个存储单元，所述存储单元 采用如上所述的非易失性存储单元。 本实施例提供的非易失性存储单元和存储器通过采用差分存储电路、写入电路和 读出电路，其中，写入电路的待存储数据输入端用于输入待存储数据，写入电路的读写信号 输入端用于输入读写信号，写入电路用于根据输入的待存储数据和读写信号输出存储控制 信号，以控制差分存储电路存储数据，差分存储电路的输入端与写入电路连接，包括两组存 储组件，在一个存储周期内，其中一组存储组件根据存储控制信号执行编程操作，且另一组 存储组件根据存储控制信号执行擦除操作，读出电路与差分存储电路的输出端连接，读出 电路的读写信号输入端用于输入读写信号，读出电路用于根据读写信号将差分存储电路中 存储的数据读出，能够解决现有的存储器写入数据的过程耗时较长的问题，用于缩短写入 数据的耗时时间，可节约大致一半的时间，更进一步节省了功耗，简化写入读出数据操作。 且上述技术方案根据待存储数据和读写信号，选择性的控制四个公共点的电压，来实现数 据的存储和读取，逻辑组合较简单，易实现，且大大精简了电路结构，缩小存储单元的体积。 上述预赋值控制构件的电路结构实现了数据锁存功能，以使存储单元输出数据更稳定。 此外，本专利技术实施例提供的非易失性存储单元和存储器还具有以下优点： 由于差分存储电路在每一个存储周期内都有一个浮栅晶体管处于编程状态，另一 个处于擦除状态，使得两个浮栅晶体管的阈值电压存储很大的差值，所以即使擦除的不是 非常充分，也能够通过导通通路本文档来自技高网...

【技术保护点】
一种非易失性存储单元，其特征在于，包括：差分存储电路、写入电路和读出电路；其中所述写入电路的待存储数据输入端用于输入待存储数据，所述写入电路的读写信号输入端用于输入读写信号，所述写入电路用于根据输入的待存储数据和读写信号输出存储控制信号，以控制所述差分存储电路存储数据；所述差分存储电路的输入端与所述写入电路连接，所述差分存储电路包括两组存储组件，在一个存储周期内，其中一组存储组件根据所述存储控制信号执行编程操作，且另一组存储组件根据所述存储控制信号执行擦除操作；所述读出电路与所述差分存储电路的输出端连接，所述读出电路的读写信号输入端用于输入所述读写信号，所述读出电路用于根据所述读写信号将所述差分存储电路中存储的数据输出。

【技术特征摘要】

【专利技术属性】
技术研发人员：杨慧玲，郭建国，王雄伟，
申请(专利权)人：珠海艾派克微电子有限公司，
类型：发明
国别省市：广东;44