具有双单元结构的OTP或MTP存储模块制造技术

本发明专利技术提供了一种具有双单元结构的OTP或MTP存储模块，包括存储器阵列、数据选择器、读出放大器和控制器；在双单元方式工作时，所述存储器阵列中，相邻两个存储单元为一组，分别称为第一单元、第二单元，构成差动的双单元结构，当第一单元为“1”，第二单元为“0”时，经过读出放大器的输出为“1”，当第一单元为“0”，第二单元为“1”时，经过读出放大器的输出为“0”，即所述双单元结构最终输出为一个比特。本发明专利技术的优点是：在差动的双单元方式下工作，提高了OTP或MTP存储模块的可靠性，同时，把不同场合的应用结合在一起，灵活适配需求，达到性价比最高。

【技术实现步骤摘要】
【专利摘要】本专利技术提供了一种具有双单元结构的OTP或MTP存储模块，包括存储器阵列、数据选择器、读出放大器和控制器；在双单元方式工作时，所述存储器阵列中，相邻两个存储单元为一组，分别称为第一单元、第二单元，构成差动的双单元结构，当第一单元为“1”，第二单元为“0”时，经过读出放大器的输出为“1”，当第一单元为“0”，第二单元为“1”时，经过读出放大器的输出为“0”，即所述双单元结构最终输出为一个比特。本专利技术的优点是：在差动的双单元方式下工作，提高了OTP或MTP存储模块的可靠性，同时，把不同场合的应用结合在一起，灵活适配需求，达到性价比最高。【专利说明】具有双单元结构的OTP或MTP存储模块
本专利技术涉及OTP (—次可编程)或MTP (多次可编程)存储模块，具体是一种具有双单元结构工作模式的OTP或MTP存储模块。
技术介绍
与CMOS逻辑工艺兼容的非挥发性记忆体由于其采用的工艺非传统的专用非挥发性记忆体工艺，对于数据保持或可靠性的要求通常不一定能够满足，需要一些方法来弥补。而不同的应用场合，也有不同的可靠性要求和成本要求。单单元工作方式的0ΤΡ/ΜΤΡ存储模块可靠性会低一点，但不浪费面积，相对成本低。如采用双单元工作来提高可靠性，面积就大了一倍，成本相应提高。如能将不同场合的应用结合在一起，则更能达到应用的需求。
技术实现思路
本专利技术的目的是克服现有技术中存在的不足，提供一种可以在差动的双单元方式下工作的OTP或MTP存储模块，可以具有单一工作方式，也可以在两种方式间切换。 按照本专利技术提供的技术方案，一种具有两种工作方式的OTP或MTP存储模块，包括存储器阵列、数据选择器、读出放大器和控制器，存储器阵列的输出依次连接数据选择器和读出放大器，控制器分别与存储器阵列、数据选择器、读出放大器相连；在双单元方式工作时，所述存储器阵列中，相邻两个存储单元为一组，分别称为第一单元、第二单元，构成差动的双单元结构，当第一单元为“ 1”，第二单元为“O”时，经过读出放大器的输出为“ 1”，当第一单元为“0”，第二单元为“I”时，经过读出放大器的输出为“0”，即所述双单元结构最终输出为一个比特；在单单元方式工作时，所述存储器阵列中，每个存储单元的输出在读出放大器中与参比信号对比，小于参比信号则输出“0”，大于参比信号则输出“I”。 当只考虑数据可靠性时，可做成只有双单元一种方式。 本专利技术的优点是:在差动的双单元方式下工作，提高了 OTP或MTP存储模块的可靠性，同时，把不同场合的应用结合在一起，灵活适配需求，达到性价比最高。 【专利附图】【附图说明】 图1是单单元工作方式的信号边界(signal margin)。 图2是差动双单元工作方式的信号边界。 图3是差动双单元结构的两个bit，每个bit包含两个单元。 图4是差动双单元结构的两个bit的输出。 图5是一个OTP存储单元结构示意。 图6是两个OTP存储单元组合成双单元。 图7是图6所示双单元组成的2X2阵列，输出为4 bit。 图8是图7在单单元工作方式下被当作2X4的单元阵列，输出8 bit。 图9是整个OTP存储模块的结构示意图。 【具体实施方式】 下面结合附图和实施例对本专利技术作进一步说明。 如图3所示，是本专利技术存储器阵列中的两个比特(bit〈l:0>)，每个比特包含两个0ΤΡ/ΜΤΡ 存储单元(cell)。cell3 和 cell2 为一组，celll 和 cellO 为一组。 如图4, cell3和cell2构成差动的(differential)双单元结构，当cell3为“1”，cell2 为 “O” 时，经过 SA (sense amplifier，读出放大器)的输出 bit〈l> 为 “ I ”。celll 和cellO构成差动的双单元结构，当celll为“0”，cellO为“I”时，经过SA的输出bit〈0>为“0”，即每个双单元结构最终输出为一个比特。 如图1所示为单单元工作方式的信号边界，Program signal是编程信号，Erasesignal是擦除信号，reference是参比信号。若一个OTP或MTP存储单元是program的单元(“1”)，另一个OTP或MTP存储单元是erase的单元(“O”)。这样就把信号放大了一倍，如图2所示。还有把参比(reference)信号的不确定部分也消除了。信号更大了，只要program的单元和erase的单元有一点点的不同，就可以区分出是“I”或“0”，数据的可靠性更高。但是这样也多了一倍的单元数量，对于一个相同的容量的OTP或MTP存储器阵列。所以，我们可以对同样的存储器阵列设计两种工作方式，使其在要求大容量时，可以采用单单元方式工作。即每个存储单元的输出在读出放大器中与参比(reference)信号对比,小于参比信号则输出“0”，大于参比信号则输出“I”。容量就相应的加倍了。这样一个OTP或MTP存储模块可以作为两种不同容量的0ΤΡ/ΜΤΡ存储模块来工作，一种是差动的双单元结构，还可以变成两倍容量的单单元结构。 以下以一种简单的OTP存储模块结构为例来进行讲解。 如图5为一个OTP存储单元，包括两个PMOS管，图中PL为Program line (编程线)，WL为Word line (字线)，BL为Bit line (位线)，两个PMOS管的衬底通过NWell (N阱)连接在一起。该单元结构只是一个示意，本专利技术适用于各种不同物理结构的存储单元构成的OTP或MTP存储器。 图6中，两个OTP存储单元组成differential的结构，一个是Program,—个是 Erase0 2X2个图6的结构构成图7，结合图9的整体结构可见:经过WL(I)的选择，左上的BL(I)和BLb⑴经SA比较输出一位数据，右上BL(O)和BLb (0)经SA比较输出一位数据；再经过WL(O)选择，左下的BL (I)和BLb (I)经SA比较输出一位数据，右上BL (0)和BLb (0)经SA比较输出一位数据。共计4位数据。 图7的结构如果做单单元工作，则作为2X4个单元的阵列如图8，结合图9的整体结构可见:经过WL (I)的选择,上方4个单元经SA和reference信号比较,分别输出BL (3),BL(2)，BL(I)，BL(0);再经过WL(0)选择，下方4个单元经SA和reference信号比较，分别输出 BL(3)，BL(2)，BL(I)，BL(O)。共计 8 位数据。 图9为整个OTP存储模块的结构示意图，包括存储器阵列、数据选择器BL MUX、读出放大器SA和控制器，存储器阵列的输出依次连接数据选择器和读出放大器，控制器分别与存储器阵列、数据选择器、读出放大器相连，提供控制信号。BL MUX (Bit line MUX)选择不同位线上的单元信号进入SA。【权利要求】1.一种双单元结构的OTP或MTP存储模块，包括存储器阵列、数据选择器、读出放大器和控制器，存储器阵列的输出依次连接数据选择器和读出放大器，控制器分别与存储器阵列、数据选择器、读出放大器相连，其特征是:所述存储器阵列中，相邻两个存储单元本文档来自技高网...

【技术保护点】
一种双单元结构的OTP或MTP存储模块，包括存储器阵列、数据选择器、读出放大器和控制器，存储器阵列的输出依次连接数据选择器和读出放大器，控制器分别与存储器阵列、数据选择器、读出放大器相连，其特征是：所述存储器阵列中，相邻两个存储单元为一组，分别称为第一单元、第二单元，构成差动的双单元结构，当第一单元为“1”，第二单元为“0”时，经过读出放大器的输出为“1”，当第一单元为“0”，第二单元为“1”时，经过读出放大器的输出为“0”，即所述双单元结构最终输出为一个比特。

【技术特征摘要】

【专利技术属性】
技术研发人员：方钢锋，
申请(专利权)人：苏州锋驰微电子有限公司，
类型：发明
国别省市：江苏;32