访问命令/地址寄存器装置中存储的数据制造方法及图纸

通过跨地址总线将数据传递给与数据总线连接的装置，由连接到数据总线的装置从中读取数据，来读取没有连接到数据总线的寄存器。寄存器驻留在经由地址总线连接到存储器装置(其连接到地址总线和数据总线)的寄存器装置中。主处理器触发寄存器装置通过地址总线向存储器装置上的寄存器传递信息。主处理器然后从存储器装置的寄存器中读取该信息。

【技术实现步骤摘要】
访问命令/地址寄存器装置中存储的数据
一般来说，本专利技术的实施例涉及存储器装置，以及更具体来说，涉及在存储器地址或命令总线上访问寄存器装置中存储的数据。
技术介绍
本专利文档的公开的部分可包含受到著作权保护的资料。著作权所有者不反对任何人复制本专利文档或专利公开，这是因为它出现在专利和商标局专利文件或记载中，但无论如何在其它方面仍保留所有著作权。著作权声明适用于如下及其附图中所述的所有数据以及以下所述的任何软件：著作权©2011，因特尔公司，著作权所有，不得翻印。某些存储器子系统包括寄存器装置，所述寄存器装置连接到存储器子系统的地址或命令总线，以存储与存储器子系统中的命令或配置相关的值。按传统方式，不存在访问这种数据的良好方式。因此，为了配置目的而存储在寄存器中的数据(例如，模式寄存器中存储的数据)或者为了调试或检错目的而存储的数据(例如C/A寄存器装置中存储的数据)或者另一个这种寄存器中的其它数据不是可易于访问的。访问所述数据的一个选项是包括到存储器子系统的数据总线的连接。这种选项在硬件(额外引脚)和迹线的布线方面是非常昂贵的。另一个选项是使装置处于特殊状态(例如管理模式)，以暂时允许现有总线或其它连接的重定目标。这种选项引起缓慢连接，不允许装置的持续操作，并且仍然可要求附加硬件。另一个选项是提供寄存器装置上的带外串行接口，这也增加硬件和布线成本。因此，当前不存在允许以最小硬件要求、采用标准命令来访问存储器子系统的寄存器中存储的数据的传统机制。支持DDR(双倍数据速率)存储器的较新标准的存储器子系统增加提供用于在寄存器装置处来代替在存储器装置处执行奇偶错误校验的寄存器和逻辑的附加情况。例如，DDR4(到本申请提交时仍然在制订中的标准)将允许DRAM(动态随机存取存储器)装置外的命令/地址(C/A)奇偶错误校验。但是，在没有读取奇偶错误的机构的情况下，命令仍然将发送给DRAM以便执行，这会引起挂起计算装置(例如“蓝屏”状况)。附图说明以下描述包括对具有作为本专利技术的实施例的实现示例所提供的说明的附图的论述。附图应当理解为作为举例而不是进行限制。本文所使用的对一个或多个“实施例”的提法要被理解为描述本专利技术的至少一种实现中包含的具体特征、结构或特性。因此，本文中出现的例如“在一个实施例中”或“在一个备选实施例中”等词语描述本专利技术的各个实施例和实现，但不一定都指同一个实施例。但是，它们也不一定相互排斥。图1是具有存储器子系统的系统的一个实施例的框图，所述存储器子系统具有经由地址或命令总线而非数据总线可访问的寄存器。图2是具有存储器子系统的系统的一个实施例的框图，所述存储器子系统在存储控制器与DRAM装置之间具有寄存器。图3是具有存储器子系统的系统的一个实施例的框图，所述存储器子系统具有经由地址或命令总线而非数据总线可访问的寄存器以及经由地址或命令总线和数据总线均可访问的存储器装置。图4是具有存储器子系统的系统的一个实施例的框图，所述存储器子系统在存储控制器与DRAM装置之间具有寄存器装置，其中该寄存器装置执行奇偶校验。图5是用于从经由地址或命令总线而非数据总线可访问的寄存器中访问数据的过程的一个实施例的流程图。图6是计算系统的一个实施例的框图，其中所述存储器子系统的寄存器由主处理器间接地访问。图7是移动装置的一个实施例的框图，其中所述存储器子系统的寄存器由主处理器间接地访问。下面是对某些细节和实现的描述，其中包括对附图的描述，附图可示出以下所述的实施例的部分或全部，以及论述本文所提供的专利技术概念的其它可能的实施例或实现。下面提供对本专利技术实施例的概述，之后是参照附图进行的更详细描述。具体实施方式如本文所述，存储器子系统中的寄存器连接到地址总线。将会理解，提到地址总线可表示仅携带地址的总线或者携带地址和命令的总线。许多地址总线是地址或命令总线，这是因为地址、命令或者地址和命令的组合均通过这些总线来发送。本文中提到“地址总线”将被理解为表示地址或命令总线。因此，寄存器是经由地址或命令总线而非数据总线可访问的。能够通过如下方式来读取数据：跨地址总线将数据从寄存器传递给与数据总线连接的装置，通过数据总线从所述装置中读取所述数据（即使寄存器没有连接到数据总线)。寄存器驻留在经由地址总线连接到存储器装置(所述存储器装置不仅连接到地址总线而且连接到数据总线)的寄存器装置中。主处理器触发寄存器装置通过地址总线向存储器装置上的寄存器传递信息。主处理器然后从存储器装置的寄存器中读取信息。通过这种读取机制，寄存器的“间接”读取是可能的。该读取机制与耦合到地址总线的任何寄存器装置(例如模式寄存器或者奇偶错误校验寄存器装置)配合工作。因此，特定存储器配置在主操作系统的正常运转时间运行期间是可访问的。另外，有可能访问与引起奇偶错误的特定命令或地址有关的数据，这能够防止对主系统的访问和主系统的故障。因此，有可能在存储器命令中出现错误时通过所述读取机制来执行系统的错误恢复。对寄存器的间接读取适用于所提出的DDR4系统。DDR4指定能够执行C/A奇偶错误检验并且存储出错命令的寄存器装置。因此，在DDR4中，该命令能够在运行之前停止，以及访问出错命令的机构帮助精确指出出错命令，这又帮助错误恢复。图1是具有存储器子系统的系统的一个实施例的框图，所述存储器子系统具有经由地址总线而非数据总线可访问的寄存器。系统100表示计算装置或移动装置，其中隔离寄存器130与主处理器110隔离。主处理器110运行存储器子系统120中存储的指令。主处理器110一般性地发出访问数据的命令。该命令能够包括物理地址或虚拟地址，所述物理地址或虚拟地址指向存储器子系统120的存储器装置中的特定存储位置。隔离寄存器130不是由主处理器110直接来访问。因此，即使寄存器130连接到存储器子系统120的元件、例如地址总线（其还连接到存储控制器和存储器装置(参见以下图2和图3以获得更详细示例)），寄存器130与由主处理器110进行的直接访问仍“隔离”。系统100包括如本领域已知的控制机构，以将数据和代码或指令加载到存储器子系统120中以便由处理器110运行。在一个实施例中，主处理器110发出使数据存储在寄存器130中的命令，其中寄存器130则不能由主处理器110直接访问。示例包括模式寄存器值、某些调试值、奇偶错误信息或其它信息。在这种实施例中，主处理器110发出命令，所述被转发给寄存器130，以使该寄存器将其内容复制或传递到存储器子系统120的存储器装置上的寄存器。该存储器装置连接到数据总线，并且因而能够通过将数据加载到可由主处理器110读取的数据总线上来响应来自主处理器110的命令。在一个实施例中，BIOS(基本输入/输出系统)140包括能够由主处理器110来运行的代码以触发对寄存器130的读取，并且处理其中存储的内容。例如，主处理器110能够配置成在某些事件发生时访问BIOS140中存储的调试码或纠错码。因此，能够使主处理器110运行调试状态或纠错状态，其将访问寄存器130的内容，并且确定响应所读取的内容要采取什么动作。图2是具有存储器子系统的系统的一个实施例的框图，所述存储器子系统在存储控制器与DRAM装置之间具有寄存器。系统200表示计算装置或移动装置，并且能够是本文档来自技高网...

【技术保护点】
一种用于接收控制字（CW）的设备，所述设备包括：包括至少一个页的动态随机存取存储器(DRAM)，所述至少一个页具有至少一个多用途寄存器(MPR)，所述动态随机存取存储器(DRAM)还包括：　　第一接口，所述第一接口在操作上耦合到地址总线时要用于接收CW以及将所述CW提供给具体MPR；以及　　第二接口，所述第二接口在通信上耦合到所述至少一个具有至少一个MRP的页，其中：　　在所述第一接口耦合到所述地址总线期间要使用所述第一接口对所述至少一个具有至少一个MRP的页进行写，而在所述第二接口耦合到所述数据总线期间要使用所述第二接口对所述至少一个具有至少一个MRP的页进行读。

【技术特征摘要】
1.一种用于接收控制字CW的设备，所述设备包括：动态随机存取存储器DRAM，包括多用途寄存器MPR空间的至少一个页并且包括：第一接口，所述第一接口当在操作上耦合到地址总线时要接收CW，所述CW要被应用到MPR空间的所述至少一个页的具体页；以及第二接口，所述第二接口在操作上耦合到数据总线，其中：MPR空间的所述至少一个页包括在所述第一接口耦合到所述地址总线期间要使用所述第一接口向其写入并且在所述第二接口耦合到所述数据总线期间要使用所述第二接口从其读出的页。2.如权利要求1所述的设备，其中，所述CW包括4位CW或者8位CW。3.如权利要求1所述的设备，其中，所述页与具有页0的MPR号0（MPR0）相关联并且所述CW与命令CMD4相关联。4.如权利要求1所述的设备，其中，所述CW与读操作相关联，所述读操作与具有位置[7:0]且至少在位置6具有MPR位1并且在位置5具有MPR位0的8位值相关联，以及MPR位1和位0的组合用于选择具体MPR号。5.如权利要求1所述的设备，其中：所述CW与具有地址字段的自动递增的读操作相关联，具有地址字段的自动递增的读操作与具有位置[7:0]且至少在位置6具有MPR位1并且在位置5具有MPR位0的8位值相关联，以及MPR位1和位0的组合用于选择具体MPR号。6.如权利要求1所述的设备，还包括：在通信上耦合到所述第一接口的地址总线；在通信上耦合到所述地址总线的寄存器；以及在通信上耦合到所述寄存器的存储控制器，所述存储控制器用于：将所述CW提供给所述寄存器，选择页并且在所选择页内选择MPR以接收所述CW，以及提供一个或多个命令以便促使所述CW被写到所选择页和MPR。7.如权利要求6所述的设备，还包括：在通信上耦合到所述第二接口的数据总线；以及在通信上耦合到所述数据总线的处理器；其中：所述数据总线接口要用于经由所述数据总线将来自MPR的内容提供给所述处理器。8.如权利要求6所述的设备，其中，所述寄存器要用于执行奇偶校验。9.一种用于接收控制字CW的计算机实现方法，所述方法包括：在多用途寄存器MPR空间处从地址总线接口接收CW，其中所述MPR空间与动态随机存...

【专利技术属性】
技术研发人员：KS拜恩斯，KJ拉夫，G弗吉斯，S萨，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US