在一实施例中，一种装置包括受配置以控制第一及第二存储组件的一存储控制器。受配置以在该存储控制器与该等存储组件之间传递数据的一点对点数据总线可包括从每一存储组件到该存储控制器的一直接连接。受配置以在该存储控制器与该等存储组件之间传递命令的一菊链地址总线可包括从该第一存储组件到该存储控制器的一直接连接及从该第一存储组件到该第二存储组件的一菊链连接。
【技术实现步骤摘要】
本专利技术大体关于存储系统的领域。
技术介绍
一种存储系统包括经由一地址/命令总线及一数据总线连接到一个或多个存储组件的一存储控制器。该存储控制器通过该地址/命令总线传送命令，以控制哪一存储组件写入由储存于该等存储组件上的数据代表的一存储空间或从其读取。将写入到该等存储组件中的一个的数据通过该数据总线自该存储控制器传送到该等存储组件中的相对应的一个，与此同时，将读取的存储通过该数据总线自该等存储组件中的相对应的 一个传送到该存储控制器。一些现存的存储架构使用自该存储控制器到该等存储组件的多点连接。一多点连接包括来自该存储组件且分支到多个存储组件的交线。交线的该分支产生信号反射，该等信号反射阻止高频操作，因此限制该存储控制器与该等存储组件之间的通量。现存存储架构的其他问题与容量有关。 一存储系统的储存容量受许多因素限制，包括该系统的字组宽度。典型地， 一字组等于自该存储控制器延伸的数据总线的比特宽度。虽然延伸字组宽度能够导致更大的容量，例如一 64比特系统大体能够较一32比特系统具有更大的存储容量，但是仍有许多折衷。随着字组宽度的增加，为该等加宽数据总线路由安排变得愈加困难。该复杂数据总线路由安排可能导致数据欠对准，其中数据总线的每一链接上的比特在不同的时间到达一组件。该数据欠对准进一步地阻止高频操作，这再次影响该存储控制器与该等存储组件之间的通量。增加字组宽度的另一折衷是增加接脚数目，这大大增加了制造存储控制器及存储组件的成本。全緩冲的双行存储模块(FB-DIMM)部分地解决上面讨论的该等限制中的一些。自该存储控制器到 一 高级存储緩冲区(AMB)的点对点连接取代了该等多点4连接。自该存储控制器到该AMB的一 串行接口减少了该存储控制器上的接脚数目且简化一些总线路由安排。每一存储组件对全部字组宽度贡献其自己的一部分。然而，该等FB-DIMM系统引入了它们自己的问题。例如，该存储控制器不能直接写入该等存储组件且必须首先写入AMB,这一般地增加了成本及设计复杂性。另外，该AMB阻止高速操作，因为该AMB的緩冲程序，紧接随后的分析，以及根据一序列的重新传送引入了延时。一些现存存储系统的又一个问题是，该存储控制器必须具有与每一存储组件的数据宽度匹配的一数据宽度。例如， 一个144比特存储控制器与144比特存储相容，意思是该存储控制器的数据接脚数目与每一存储组件的数据接脚数目匹配。因此，装置制造商必须获得与该存储控制器匹配的存储组件，且该存储控制器上的一高接脚数目意指每一存储组件的一高接脚数目。
技术实现思路
在一 实施例中， 一种装置包括受配置以控制第 一及第二存储组件的 一存储控制器。受配置以在该存储控制器与该等存储组件之间传递资料的一点对点资料总线可以包括自每一存储组件到该存储控制器的一直接连接。该点对点资料总线可以是一串列总线。在一实施例中，受配置以在存储控制器与存储组件之间传递命令的一菊链位址总线可以包括自该第一存储组件到该存储控制器的一直接连接及自该第 一存储组件到该第二存储组件的 一 菊链连接。附图说明图1说明根据一实施例的具有菊链到一低延时地址总线的存储组件的一点对点存储架构；图2说明使用图1的点对点存储架构的存储深度扩展；图3说明用于使用图1的初始存储组件的一流程；图4说明使用图1的点对点存储架构的存储宽度扩展。具体实施例方式本申请案的数个范例现在将参考该等附图来描 。本专利技术的各种其他范例也是可能且实际的。该申请案可以以许多不同的形式来实例化，以及不应被解释为受限于这里所阐明的范例。图1说明根据一实施例的具有菊链到一低延时地址总线的存储组件的一点对点存储架构。系统100包括具有到多个存储组件21A及21B的点对点连接的一存储控制关于地址/命令总线14A、 14B，存储组件21A及21B通过菊链连接到存储控制器20,意思是，只有该第一存储组件21A可以直接连接到存储控制器20的一命令接口。然而，关于数据总线13A、 13B及15A、 15B,存储组件21A及21B中的每一个为直接连接，意思是，存储组件21A及21B的全部可以直接连接到存储控制器20的一数据接口 。该第一存储组件21A包括一电路11，该电路11受配置以直4妄连贯通过地址总线14A所接收的所有命令。电路11可以是地址/命令接收器17A与地址命令发射器19A之间的一内部连接。因为这些命令可以直接连贯地传送，例如不需要排队及/或缓冲，存储组件21B可以通过总线14B以最小的增加延时接收再传送的命令。应显而易见的是，电路11不承担用以决定哪些命令将要通过连贯的复杂的分析。在该系统100中，在存储组件21A及21B上的数据接口的宽度是该存储控制器的数据接口的宽度的一部分。例如，点对点数据总线13A及15A可以连接到存储控制器20上的 一数据接口的 一初始部分，与此同时，剩余的存储组件21B经由该等数据总线13B及15B连接到该数据接口的剩余部分。因此，存储组件21A及21B可以具有存储控制器20的接脚数目的一部分。同样，延伸到每一存储組件21A及21B及自其延伸的数据总线的宽度可以是计算系统的宽度的一部分。应理解的是，不同于习知的系统，该系统100提供弹性，因为存储组件21A及21B的宽度可以不同于存储控制器20的宽度。该品质允许存储控制器20用软件或电路IO配置，其允许控制器20受规划用于与多个存储宽度/深度组合交互运作。 一范例将于图2中显示，以说明电路10可如何用来扩展一存储系统的深度。 一范例将于图4中显示，以说明电路IO可如何用来扩展一存储系统的宽度。仍参考图1，在该目前系统100中，总线13A、 13B、 15A及15B是串行总线。然而，应显而易见的是，将上述原理应用到包含平行数据总线的系统是可能且实际的。同样应理解的是，存储組件21A及21B在架构上可以是相同的。应显而易 见的是，其提供了组态简化和制造简化。该系统100特别适用于使用相对大的字组宽度(例如144比特)的网络环境。 在这样一环境中，通过路由安排到每一存储组件的减少的链接数目特别有用。 应显而易见的是，与一些习知的系统相比，该系统100使用通过路由安排到每 一存储组件的链接数目的1/N,其中N等于使用的存储组件的数目。虽然这里 描述的该等原理适用于网络环境及使用相当高比特宽度的其他环境，但是将这 里描述的该等原理应用到任何存储系统(诸如32比特存储系统)既是可能的又是 实际的。在网络环境中，将存取的存储组件典型地是静态随机存取存储(SRAM)。然 而，应用这里描述的该等原理到包括但不限制于DRAM、快闪存储等的任何类 型的存储既是实际的又是可能的。图2说明使用图1的点对点存储架构的存储深度扩展。该示范性系统200通过用一 80比特存储控制器40对两个40比特存储组件 30A及30B操作来扩展存储深度。作为背景，存储深度是指，可用于宽度的每 一比特的数目。系统200通过使用两个存储组件而不是一个来存取一字组而使 存储深度有效地加倍。以下段落提供系统200中的一写入操作的一范例。为了使一字组写入存储器，存储控制器40通过接口 23发出字组。该字组 的第一 40比特通过总线13A传送，该总线13A在该范例中是具有5个串联链 接的一串行总线。该字组的第二 40比特本文档来自技高网...
【技术保护点】
一种装置，其特征在于，包含： 受配置以控制第一及第二存储组件的一存储控制器； 受配置以在该存储控制器与该等存储组件之间传递数据的一点对点数据总线，该点对点数据总线具有自每一存储组件到该存储控制器的一直接连接；及 受配置以在 该存储控制器与该等存储组件之间传递命令的一菊链地址总线，该地址总线具有自该第一存储组件到该存储控制器的一直接连接及自该第一存储组件到该第二存储组件的一菊链连接。
【技术特征摘要】
US 2008-9-26 12/239,5321.一种装置，其特征在于，包含受配置以控制第一及第二存储组件的一存储控制器；受配置以在该存储控制器与该等存储组件之间传递数据的一点对点数据总线，该点对点数据总线具有自每一存储组件到该存储控制器的一直接连接；及受配置以在该存储控制器与该等存储组件之间传递命令的一菊链地址总线，该地址总线具有自该第一存储组件到该存储控制器的一直接连接及自该第一存储组件到该第二存储组件的一菊链连接。2. 如权利要求1所述的装置，其特征在于，该第一存储组件进一步包含 连接到该地址总线的一接收器，该接收器受配置以通过该地址总线的该直接连接与该存储控制器通讯；连接到该地址总线的一发射器，该发射器受配置以通过该地址总线的该菊 链连接与该第二存储组件通讯；及受配置以在内部连接该第一存储組件接收器与该第一存储组件发射器的电 路，藉此经由该接收器接收的所有命令会使用该发射器再传送。3. 如权利要求1所述的装置，其特征在于，该存储控制器具有通过该菊链地 址总线耦接到该存储控制器的N个存储组件，且每一存储组件具有连接到该数 据总线的一数据接口，其中每一数据接口具有该存储控制器的1/N比特宽度。4. 如权利要求3所述的装置，其特征在于，进一步包含 受配置以设定一存储系统深度的存储控制器电路，如果该存储控制器受设定为深度扩展，则该电路使该存储控制器分配需通过两个存储组件写入的一数 据字组，如果该存储控制器未受设定为深度扩展，则该电路使该存储控制器写 入该数据字组到该等存储组件的 一单一存储組件。5. 如权利要求3所述的装置，其特征在于，进一步包含 受配置以设定一存储系统宽度的存储控制器电路，如果该存储控制器受设定为宽度扩展，则该电路使该存储控制器通过一本地数据接口的一第 一部分来 交换数据，如果该存储控制器未受设定为深度扩展，则该电路使该存储控制器 通过该本地数据接口的一第二较小部分...
【专利技术属性】
技术研发人员：布鲁斯巴巴拉，盖布瑞尔李，席因翠恩，约瑟夫邹，
申请(专利权)人：赛普拉斯半导体公司，
类型：发明
国别省市：US[美国]
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