基于空间要求的目标报告的ＭＭＩＯ请求处理的机会改进制造技术

本发明专利技术的名称为基于空间要求的目标报告的ＭＭＩＯ请求处理的机会改进。描述了用于（例如基于空间要求的目标报告的）存储器映射输入／输出（ＭＭＩＯ）请求处理的机会改进的方法和设备。在一个实施例中，处理器中的逻辑可检测将从输入／输出（Ｉ／Ｏ）装置传送的消息中的一个或多个位。一个或多个位可指明与Ｉ／Ｏ装置的一个或多个属性对应的存储器映射Ｉ／Ｏ（ＭＭＩＯ）信息。还公开了其它实施例。

【技术实现步骤摘要】

一般来说，本公开涉及电子领域。更具体来说，本专利技术的实施例涉及例如基于空间 要求的目标报告的存储器映射输入/输出(MMI0)请求处理的机会改进的技术。
技术介绍
匪10 —般表示用于例如在计算机的处理器与外围装置之间执行输入/输出操作 的机制。例如，可映射由处理器可寻址的存储器装置的指定或保留区域(例如用于读和写 操作)，以便选择输入/输出(“I/O”或“10”)装置。这样，处理器与I/O装置之间的通信 可通过存储器装置来执行。处理器的匪10访问的某种当前处理器和芯片组处理(例如在标记为“未缓 存”(UC)的存储器中)可能受到一般比大多数实现所需的更为保守的传统兼容性问题支配 (dictate) 0通过定义例如写组合(WC)等新的存储器空间类型围绕这个方面已进行了一些 尝试，但是这类方法可通过系统软件来配置，因此仅在要求新系统软件的实现时以及在可 能的新应用软件是可接受时才可使用。这由于增加的成本和上市时间而往往不是可接受 的，而相反可能需要容忍可能通常不需要保守的行为的执行结果。
技术实现思路
本专利技术提供了一种改进存储器映射输入/输出(MMI0)请求处理的处理器，所述处 理器包括检测将从输入/输出(I/O)装置传送的消息中的一个或多个位的第一逻辑，其中 所述一个或多个位将指明与所述I/O装置的一个或多个属性对应的匪10信息；存储所述 匪10信息的存储器；以及根据所述匪10信息来访问所述存储器的匪10区域的处理器核。本专利技术还提供了一种改进存储器映射输入/输出(MMI0)请求处理的方法，包括 从输入/输出(I/O)装置接收包含一个或多个位的消息，其中所述一个或多个位将指明与 所述I/O装置的一个或多个属性对应的MMI0信息；将所述MMI0信息存储在存储器中；以及 根据所述匪10信息来访问所述存储器的匪10区域。附图说明参照附图来提供具体实施方式。附图中，参考标号最左边的数字标识首次出现该 参考标号的附图。不同附图中相同的参考标号的使用表示相似或相同项。图1、图4-5和图7示出可用来实现本文所述的各个实施例的计算系统的实施例的 框图。图2示出根据一个实施例的比较图。图3示出根据一个实施例的报头(header)和匪10范围属性。图6示出根据一个实施例的方法的流程图。具体实施例方式在以下描述中，提出许多具体细节，以便提供对各个实施例的透彻了解。但是，即 使没有具体细节也可实施部分实施例。在其它情况下，没有详细描述众所周知的方法、过 程、组件和电路，以免使具体实施例难于理解。一些实施例涉及区分不同MMI0空间的请求处理要求的有效技术。在一个实施例中， 装置(和/或一个实施例中它的关联驱动器软件)可配置成知道并且了解对该装置的MMI0访 问的要求。通过提供将这个信息传递到主处理器/核/非核(uncore)/芯片组(它们又包括检 测和处理装置特定信息的逻辑)的机制，缺省请求处理行为(例如与UC存储器实现关联)可 有机会修改。此外，传统装置可保持为部分不受影响，因为它们保留缺省UC请求处理特性。更具体来说，在一个实施例中，对于映射到相应I/O装置的特定存储器区域，新的 I/O装置可指明请求处理要求，这使用为此目的定义的消息和/或随对该区域的处理器发 起请求的完成消息包括的信息(More particularly, in one embodiment, new I/O devices may indicate therequest handling requirements， for particular memory regions mapped tothe respective 1/0 device,using a message defined for the purpose and/ orinformation included with completion messages for processor initiatedrequests to that region)。这个信息可由处理器存储或缓存在例如缓冲器、数据高速缓存、专用高 速缓存、TLB (转换后备缓冲器)、光晕滤波器(Bloom filter)中(例如，它可以是用于测试 元件是否为集合的成员的空间有效概率数据结构)，或者存储在适合指明请求处理属性的 另外某种缓存或存储装置结构、例如本文中参照图2-7所述的存储装置中。在一个实施例 中，缓存/存储信息可在预定义条件下清除，以便尝试确保没有使用陈旧信息。相应地，一些实施例提供无需系统软件启用(enabling)或系统软件修改而改进 MMI0性能的能力。因此，一些实施例支持未经修改的传统硬件和/或软件的继续使用，同时 允许新硬件实现例如包括处理器的主机系统(host system)所容许的性能改进。更具体来说，图1示出根据本专利技术的一个实施例的计算系统100的框图。系统100 可包括一个或多个代理102-1至102-M(本文中统称为“多个代理102”或者更一般地称为 “代理102”)。在一个实施例中，代理102的一个或多个可以是例如参照图4-5或图7所述 的计算系统等计算系统的组件的任一个。如图1所示，代理102可经由网络结构(network fabric) 104进行通信。在一个实 施例中，网络结构104可包括计算机网络，它允许各个代理(例如计算装置)传递数据。在 一个实施例中，网络结构104可包括一个或多个互连(或者互连网络)，它们经由串行(例 如点对点)链路和/或共享通信网络进行通信。例如，一些实施例可便于允许与全缓冲双 列直插存储器模块(FBD)的通信的链路上的组件调试或验证，例如，其中FBD链路是用于将 存储器模块耦合到主控制器装置(例如处理器或存储集线器(memory hub))的串行链路。 调试信息可从FBD通道主机传送，使得可通过通道业务轨迹捕捉工具(channel traffic trace capturetools)(例如一个或多个逻辑分析器)沿通道观测调试信息。在一个实施例中，系统100可支持分层协议方案，它可包括物理层、链路层、路由 选择层、传输层和/或协议层。结构104还可便于从点对点或共享网络的一个协议(例如 缓存处理器或缓存感知存储控制器)到另一个协议的数据(例如采取分组形式)的传输。 另外，在一些实施例中，网络结构104可提供遵守一个或多个高速缓存相干协议的通信。此外，如图1中的箭头方向所示，代理102可经由网络结构104传送和/或接收数 据。因此，对于通信，一些代理可利用单向链路，而其它代理可利用双向链路。例如，一个或 多个代理(例如代理102-M)可传送数据(例如经由单向链路106)，其它代理(例如代理 102-2)可接收数据(例如经由单向链路108)，而某些(某个)代理(例如代理102-1)可 传送和接收数据(例如经由双向链路110)。在一些情况下，I/O装置将知道与I/O装置所拥有的匪10区域关联的排序 (ordering)和数据处理要求(本文中又称作“属性”)。但是，当前方法可能要求系统 配置软件对存储器类型范围寄存器(MemoryType Range Register, MTRR)或页面属性进 行编程，以便使处理器/平台能够理解这些属性。因此，这限用于本文档来自技高网...

【技术保护点】
一种改进存储器映射输入／输出（ＭＭＩＯ）请求处理的处理器，所述处理器包括：检测将从输入／输出（Ｉ／Ｏ）装置传送的消息中的一个或多个位的第一逻辑，其中所述一个或多个位将指明与所述Ｉ／Ｏ装置的一个或多个属性对应的ＭＭＩＯ信息；存储所述ＭＭＩＯ信息的存储器；以及根据所述ＭＭＩＯ信息来访问所述存储器的ＭＭＩＯ区域的处理器核。

【技术特征摘要】
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【专利技术属性】
技术研发人员：DJ哈里曼，AF格卢，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US[美国]