存储系统及其操作方法技术方案

本发明专利技术提供一种操作存储系统的方法，包括以下步骤：将总错误比特的数量分类为多个范围；分别将多个数据分配给所述多个范围；对存储器单元块的检测到的错误比特的数量进行计数；并且当检测到的错误比特的数量处于与选中的数据相对应的范围中的一个之内时，将所述多个数据中的选中的一个储存到至少一个备用单元中。

【技术实现步骤摘要】

示例性实施例涉及ー种，更具体而言，涉及ー种根据错误比特的数量来对存储器単元块进行分类的。
技术介绍
在制造出半导体存储器件之后，执行用于判断半导体存储器件的存储器単元块是属于正常块还是无法使用的坏块的测试操作。可以用各种方法来执行测试操作，方法之一是利用测试数据执行测试编程操作或测试擦除操作。以下将对此方法进行描述。图1是说明存储器单元阵列的图。參见图1，半导体存储器件包括存储器单元阵列10，所述存储器单元阵列10包括第一至第M存储器単元块。第一至第M存储器单元块中的每个包括单元组和备用单元組， 单元组由用户使用，备用单元组包括储存各条信息诸如编程信息、修复信息以及与正常块或坏块有关的信息的备用单元。以下描述用于判断特定的存储器单元块是正常块还是无法使用的坏块的测试操作。图2是说明现有的操作存储系统的方法的流程图。參见图2，在步骤21执行用于选中的存储器単元块的编程操作或擦除操作。所述编程操作或擦除操作是测试操作，与通常的编程操作或擦除操作的执行相似。在步骤22判断编程操作或擦除操作期间是否已产生错误比持。在编程操作中，阈值电压未达到目标电平的存储器単元的比特的数量为错误比特的数量。在擦除操作中，阈值电压不为OV或低于 OV的存储器単元的比特的数量为错误比特的数量。如果判断结果是判定未产生错误比持， 则在步骤23将选中的存储器单元块分类为正常块。如果在步骤22的判断结果是判定已产生错误比特，则判断是否可以执行利用错误校正码(ECC)的错误校正操作。错误校正操作不能应用于错误比特的数量大的存储器单元块。因此，在步骤M通过事先设定能够执行错误校正操作的错误比特的容许数量，并将设定的错误比特的数量与在编程操作或擦除操作期间检测到的错误比特的数量进行比较，来进行关于是否可以执行错误校正操作的判断。也就是，如果编程操作或擦除操作的结果是检测到的错误比特的数量大于设定的错误比特的数量，则在步骤25将选中的存储器单元块分类为坏块。如果编程操作或擦除操作的结果是检测到的错误比特的数量等于或小于设定的错误比特的数量，则将选中的存储器单元块分类为正常块，因为可以在步骤23执行用于选中的存储器单元块的错误校正操作。具体而言，假设设定的容许错误比特的数量为512字节之中的12比持，如果在测试操作之后检测到的错误比特的数量超过12比特，则将相关的存储器单元块分类为坏块。这里，与每个存储器单元块有关的数据(也就是，关于相关的存储器单元块是正常块还是坏块的数据)储存在所述相关的存储器単元块的备用单元组中。根据储存在备用单元组中的数据，被判定为正常块的存储器单元块随后被用于储存数据，而被判定为坏块的存储器単元块不会被用于储存数据。
技术实现思路
根据示例性实施例，根据错误比特的数量而不同地分类存储器单元块的状态，并将有关的数据提供给用户。因此，用户可以基于与存储器单元块有关的数据来判断是否要使用特定的存储器単元块。根据本专利技术ー个方面的ー种操作存储系统的方法，包括以下步骤将总错误比特的数量分类为多个范围；分别将多个数据分配给所述多个范围；对存储器单元块的检测到的错误比特的数量进行计数；以及当检测到的错误比特的数量处于与多个数据中的选中的数据相对应的范围中的一个之内时，将所述选中的数据储存到至少ー个备用单元中。根据本专利技术另ー个方面的ー种操作存储系统的方法，包括以下步骤设定错误比特的第一数量和错误比特的第二数量；分配第一数据，所述第一数据与被分类为错误比特的第一数量和错误比特的第二数量的错误比特数量的范围相对应；执行用于存储器单元块的最低有效位(LSB)编程操作；在判断执行LSB编程操作之后的检测到的错误比特的总数是否超过第一最大数量之后，将第一数据储存到至少ー个备用单元中；执行用于存储器单元块的最高有效位(MSB)编程操作；以及判断在执行MSB编程操作之后的检测到的错误比特的总数是否超过第二最大数量之后，将第二数据储存到所述至少一个备用単元中。根据本专利技术又ー个方面的一种存储系统，包括存储器单元阵列，所述存储器単元阵列被配置为包括多个存储器単元块；控制器，所述控制器被配置为响应于对检测到的错误比特的计数与错误比特的最大数量的比较来确定坏块；以及错误判定电路，所述错误判定电路用于对存储器单元块中的检测到的错误比特的数量进行计数作为读取操作的結果。附图说明图1是说明存储器单元阵列的图；图2是说明现有的操作存储系统的方法的流程图；图3是说明根据本专利技术的存储系统的图；图4是根据一个示例性实施例的利用图3的存储系统的操作方法的流程图；图5是根据另ー个示例性实施例的利用图3的存储系统的操作方法的流程图。具体实施例方式在下文中，将结合附图具体描述根据本专利技术的一些示例性实施例。提供附图以使本领域普通技术人员理解本专利技术实施例的范围。图3是说明根据本专利技术的存储系统的图。參见图3，存储系统包括存储器单元阵列110、用于对存储器单元阵列110的存储器単元执行编程操作或读取操作的操作电路组(130、140、150、160、170和180)以及控制器 120，所述控制器120用于控制操作电路组(130、140、150、160、170和180)使得编程验证操作以被编程有更高电平的存储器単元被更晚地验证的方式按顺序执行。在NAND快闪存储器件的情况下，操作电路组包括高电压发生器130、行译码器 140、页缓冲器组150、列选择器160、I/O电路170和通过/失败(P/F)判定电路180。存储器单元阵列110包括第一至第M存储器単元块。这些存储器单元块中的每个包括正常单元组和备用单元組，正常单元组由用户使用，备用单元组被配置为储存各条信息，诸如编程程度、修复信息以及与正常块或坏块有关的信息。备用单元组包括结构与正常単元组的存储器单元的结构相同的存储器単元。控制器120响应于命令信号CMD而产生编程操作信号PGM、读取操作信号READ或擦除操作信号ERASE，并且还根据不同的操作来产生用于控制页缓冲器组150的页缓冲器 (未示出)的控制信号PB SIGNALS。此外，控制器120响应于地址信号ADD而在内部产生行地址信号RADD和列地址信号CADD。控制器120在编程操作中基于P/F判定电路180所产生的计数信号CS来判断是否所有的编程数据都已输入至页缓冲器组150，在编程验证操作之后基于P/F判定电路180所产生的判定信号PFS来判断存储器単元的阈值电压是否已升至目标电平，并根据判断结果来判断是再次执行编程操作还是终止编程操作。电压供应电路(130、140)响应于控制器120的信号READ、PGM、ERASE和RADD而将用于存储器単元的编程操作、擦除操作、读取操作、验证操作或验证判定操作的操作电压提供给选中的存储块的漏极选择线DSL、字线mi)至WLn以及源极选择线SSL。电压供应电路包括高电压发生器130和行译码器140。高电压发生器130响应于信号PGM、READ和ERASE而将用于对存储器单元进行编程、读取和擦除的操作电压输出到全局线，并在对存储器单元编程时将用于编程的操作电压(例如，Vpgm, Vpass和Vread)输出到全局线。行译码器140响应于控制器120的行地址RADD而将电压发生器130的操作电压传送给存储器单元阵列Iio的存储块。也就本文档来自技高网...

【技术保护点】

【技术特征摘要】
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【专利技术属性】
技术研发人员：朴成勋，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：