总线信号控制电路和具有该电路的信号处理电路制造技术

一种存储器控制单元（２１），根据来自主设备的指令控制向所述从设备写入和从中读取数据。总线诊断线（４）在不经过所述地址总线和控制信号线的情况下直接从总线信号控制电路（２）连接到从设备（３）的总线信号接收端（３１）。总线信号异常处理单元（２３）将从总线信号控制电路（２）向地址总线和控制信号线输出的输出总线信号与通过总线诊断线反馈的反馈总线信号相比较以便确定差异的存在／不存在。当在总线信号异常处理单元（２３）中确定存在差异时，存储器控制单元（２１）延长正执行的操作的总线周期。

【技术实现步骤摘要】

本专利技术涉及一种总线信号控制电路，用于经由总线在诸如CPU之类的主设备和诸如存储电路或输入/输出电路之类的从电路之间执 行发送和接收数据、地址和控制信号，并且涉及一种具有所述总线信 号控制电路的信号处理电路。
技术介绍
通常，微计算机由CPU、存储器和外围1/0配置。目前，微计算机设备在许多领域中使用，并且受周围环境影响所引起的微计算机设 备的错误操作对社会产生了严重影响。为此，提供了各种方法作为对 存储器的错误操作的保护措施。在诸如CPU之类的主设备和诸如存储器之类的从设备之间的接口信号线包括诸如地址总线和数据总线之类的总线信号线，以及诸如芯片使能线和读取/写入线之类的控制信号线。当噪声等与信号线上的信号混合时，出现数据错误或地址错误，使得所述设备可能错误地操作。通常，作为防止错误操作的防范措施，通过添加奇偶校验位或ECC对数据错误执行错误校正。还通过添加奇偶校验位对地址错误执 行错误校正。当主设备和存储器在物理上彼此分离时，例如当要安装的印刷电 路板彼此不同并通过主板接线时，由主设备添加奇偶校验位，并且在 安装有存储器的主板侧上暂时存储(锁存)地址和数据信息之后执行 奇偶校验。在这种情况下，使用这样一种方法，所述方法当检测到地 址错误时禁止在安装有存储器的主板侧上访问所述存储器。通常，还执行以下方法。即当出现地址错误时，响应于读取访问 不止一次地读取相同的地址，并且确认所读取的数据是否彼此相匹配以便避免从错误地址所读取的数据被读取。此外，在写入访问中，想要的地址数据可能未被写入。在这种情 况下，作为防止错误操作的防范措施，通过读回所写入的地址数据来 检查想要的地址数据是否可以被正常写入。例如在日本专利申请公开No.ll - 45214中公开了如果想要的数据无法被读回(读回错误)那么 使CPU输出用来再次写入数据的指令的技术。在日本专利申请公开No.ll- 167530中公开了一种技术，即便通 过立刻改变总线信号的比特状态在总线信号中出现噪声，该技术也可 防止所述总线信号受噪声的影响而被错误地识别。此技术是信号控制 电路技术，用于抑制造成DRAM地址错误的噪声。依照该技术，把从信号控制电路向动态RAM连续输出的两个地 址的信号彼此相比较以便延迟控制信号。为此，可以在除其中出现噪 声的周期之外的周期中读取地址信号。因此，描述了可以防止把错误 的地址指定到动态RAM。然而，在日本专利申请公开No.ll - 45214中公开的地址错误处 理中，在这两种情况下，通过奇偶校验或读回校验来检测总线异常。 所检测的地址错误信息被暂时存储在存储器中，继而由CPU通过错误 处理过程来处理。因此，对于错误处理来说，不利地是，要求对应于 两个或更多步骤的时间。此外，当主设备和存储器在物理上彼此分离时，从主设备(CPU) 端所发送的地址数据可能无法由接收端上的从设备(存储器)正常接 收。在这种情况下，在最初应当写入数据的地址出现地址错误，并且 在错误的地址上写入该数据。在这种情况下，不利地是，所写入的数 据有可能存在于错误地址的存储器中。依照专利文献2，尽管有益地控制了造成地址错误的总线噪声， 但无法控制由外部噪声的感应所导致的地址错误。
技术实现思路
已经利用本专利技术来解决以上问题，并且本专利技术的目的在于提供一种总线信号控制电路，其可以可靠地检测由感应到信号处理电路的总线或控制信号线的噪声引起的地址错误，以便可以执行高速错误处理； 并且本专利技术还提供一种具有所述总线信号控制电路的信号处理电路。为了实现以上目的，依照本专利技术一个实施例，提供了一种总线信 号控制电路2，所述总线信号控制电路2被连接在用于控制发送或接 收数据的主设备和用于存储所述数据的从设备之间，所述总线信号控 制电路2通过地址总线和控制信号线被连接到所述从设备，并且控制 通过所述地址总线和控制信号线所发送或接收的总线信号，所述总线 信号控制电路2包括总线诊断线，在不经过所述地址总线和控制信 号线的情况下直接连接到从设备的总线信号接收端；存储器控制单元， 用于根据来自所述主设备的指令控制向所述从设备写入和从中读取数 据；和总线信号异常处理单元，用于把从所迷总线信号控制电路向所 述地址总线和控制信号线输出的输出总线信号与通过所述总线诊断线 反馈的反馈总线信号相比较以便确定差异的存在/不存在，其中当在总 线信号异常处理单元中确定存在差异时，所述存储器控制单元延长正 执行的操作的总线周期。依照本专利技术，可以提供一种总线信号控制电路和具有所述信号控 制电路的信号处理电路，所述总线信号控制电路可以可靠地检测由感 应到信号处理电路的总线的噪声引起的地址错误，以便可以执行高速 错误处理。附图说明并入说明书并构成说明书一部分的附示了本专利技术的实施例， 并且连同上面给出的总体描述以及下面给出的实施例的详细描述，用 来解释本专利技术的原理。图l是依照本专利技术的总线信号控制电路的框图； 图2A和2B示出了依照本专利技术的信号处理电路的总线诊断线的 实施例；图3A和3B是用于解释依照本专利技术的总线信号控制电路的检测原理和总线信号处理电路的操作的示意图4是依照本专利技术的总线信号控制电路的详细框图5A和5B是用于解释依照本专利技术的总线信号异常处理单元的操作的示意图6是用于解释在依照本专利技术的总线信号异常处理单元中的屏蔽 信号的操作的示意图7是用于解释依照本专利技术的总线信号异常处理单元的另一操作 的示意图8是用于解释依照本专利技术的错误地址处理单元的配置的示意 图；和图9A和9B是用于解释依照本专利技术的错误地址处理单元的操作 的示意图。具体实施例方式下面将参考附图描述本专利技术的实施例。图1示出了依照本专利技术的 信号处理电路100的总体配置。首先将描述总体配置。此后，将描述各单元的细节配置和操作。 在这种情况下，主设备1由CPU配置，并且从设备3由诸如SRAM 之类的一个或多个存储器配置。下面将描述其中通过依照本专利技术的总 线信号控制电路2向从设备3中写入或从其中读取数据的情况。信号处理电路100的配置包括用于控制发送/接收数据的主设备 1、用于存储在从设备3和主设备之间交换的数据的从设备3以及用于 根据来自所述主设备1的指令控制被输出到所述从设备3的总线信号 的总线信号控制电路2。总线信号控制电路2包括总线诊断线4、存储器控制单元21、错 误地址处理单元22和总线信号异常处理单元23。用于连接总线信号 控制电路2和从设备3的地址线和控制线被连接到从设备3的接收端 31。如稍后所描述，总线诊断线4是从接收端31接线到总线信号控制 电路2的反馈端25的信号线。从总线信号控制电路2经由接收端31延伸到反馈端25的线路被形成为"单行程连续线"。存储器控制单元 21在主设备1的指令下控制向从设备3的数据写入或从中的数据读 取。总线信号异常处理单元23把从总线信号控制电路2向地址线和控 制线输出的输出信号与经由总线诊断线4反馈到反馈端25的反馈信号 相比较以便确定差异的存在/不存在。当确定存在差异时，总线信号异 常处理单元23产生用于延长正执行的操作的总线周期的等待信号。错误地址处理单元22包括错误地址寄存器22a,用于暂时存储在 从总线信号异常处理单元23输出"存在差异信号"时所荻得的错误地 址数据，还包括地址比较单元22b,用于把本文档来自技高网...

【技术保护点】
一种总线信号控制电路（２），被连接在用于控制数据的发送或接收的主设备和用于存储所述数据的从设备之间，通过地址总线和控制信号线被连接到所述从设备，并且控制通过所述地址总线和控制信号线所发送或接收的总线信号，其特征在于包括：　总线诊断线（ ４），在不经过所述地址总线和控制信号线的情况下直接连接到从设备（３）的总线信号接收端（３１）；　存储器控制单元（２１），用于根据来自所述主设备的指令控制对所述从设备的数据写入和读取；以及　总线信号异常处理单元（２３），用于把从所 述总线信号控制电路（２）向所述地址总线和控制信号线输出的输出总线信号与通过所述总线诊断线反馈的反馈总线信号相比较，以便确定差异的存在／不存在，其中　当在所述总线信号异常处理单元（２３）中确定存在差异时，所述存储器控制单元（２１）延长正 执行的操作的总线周期。

【技术特征摘要】
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【专利技术属性】
技术研发人员：竹原润，荒牧成彦，川村敏和，鲛田芳富，中谷博司，冈部基彦，吉田顺阳，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]