集成电路中互连结构的制作方法技术

本发明专利技术提出一种集成电路中互连结构的制作方法，其包括下列步骤：在半导体基底上形成介电层，并在介电层上形成开口，在开口内壁形成阻挡层，在阻挡层上形成铜晶种层，然后在铜晶种层上电镀铜导电层并退火，接着至少执行一次在铜导电层上继续电镀铜导电层并退火的步骤，使各次电镀的铜导电层的厚度之和大于开口高度，最后化学机械研磨所述铜导电层至与开口持平。本发明专利技术提出的集成电路中互连结构的制作方法，在原先的化学电镀处理和退火处理后依次增加至少一次的化学电镀处理和退火处理，其能够有效地减少铜导电层表面存在的空腔以及缺陷，从而减少铜导电层表明的粗糙度，保证了产品的合格率。

【技术实现步骤摘要】

本专利技术涉及一种集成电路制作工艺，且特别涉及一种集成电路中互连结构 的制作方法。
技术介绍
随着半导体器件的临界尺寸降至0.25微米以下的水平，RC延迟效应对铝导 线与氧化硅工艺的影响越来越大，因此半导体产业逐渐由铜来取代铝，其中主 要的原因在于铜的电阻系数(1.67uohm/cm)比铝的电阻系数(2.62 u ohm/cm) 小，而且由于铜导线的导电性良好，因此可以更加有效的传导电流。基于上述 原因，铜互连工艺能够以较少、较薄的导线金属层达到与铝工艺相同的性能， 故而能够提高封装密度，使得每片晶圓上得以容纳更多的芯片数目，同时铜互 连结构的使用可以轻易达到高密度互连结构设计以及减少互连结构数目的目 的。互连结构数目的减少可提升装置的可靠度，并可减少制造成本；简言之， 铜互连工艺具有耗电、成本、速度以及性能上的竟争优势。当前的铜导线生产工艺，包括如下步骤在半导体基底上形成一介电层， 并在介电层上形成一开口，在开口内壁的介电层上形成一阻挡层，接着在阻挡 层上形成铜晶种层，利用化学电镀(Electro-Chemical Plating, ECP)设备电镀铜 导电层在铜晶种层上，接着则是进行化学机械研磨(Chemical Mechanical Polishing, CMP )将铜导电层的表面研磨平整。在集成电路中，制造铜导线的方法是以化学电镀(ECP)设备在已沉积铜晶 种层上电镀一层铜导电层。由于以ECP方式所制造出来的铜导电层会在室温下 出现晶粒生长的现象，因此必须在ECP与CMP工艺之间进行退火处理，藉以 稳定铜的微结构。同时在ECP工艺后，铜导电层中会形成一定量的空腔以及缺 陷，在进行退火处理后，铜导电层中的空腔和缺陷被排除到表面，之后再进行 化学机械研磨(CMP)工艺将铜导电层的表面研磨平整。然而当铜晶种层的厚度较大时，例如大于3um时，ECP工艺所电镀的铜导电层也会比较厚，同时在 ECP工艺后的铜导电层中也会具有较多的空腔以及缺陷，经过一次退火处理只 能将铜导电层内的一部分空腔以及缺陷排除到铜导电层表面，通过化学机械研 磨(CMP)处理将铜导电层的表面研磨平整，然而还有一部分空腔以及缺陷依 然残留在铜导电层内。接着将进行电介质沉积，例如SiN或者Si02沉积，电介 质的沉积在温度为40(TC的高温下进行，因此先前铜导电层内的部分空腔以及缺 陷会被排除到铜导电层表面，从而造成铜导电层表面再次变得粗糙，形成一些 鼓起，如此会造成在下一步的蚀刻工序中出现穿孔现象并且使产品更易受到腐 蚀，最终造成产品的不合格。
技术实现思路
为了解决上述现有技术中存在的缺陷，本专利技术提出一种集成电路中互连结 构的制作方法，其能够有效地减少铜导电层表面及内部存在的空腔以及缺陷， 从而防止在后续工艺中出现铜导电层表面粗糙的问题，保证了产品的合格率。为了解决上述技术问题，本专利技术提出一种， 其包括下列步骤a. 在半导体基底上形成介电层，并在所述介电层上形成开口；b. 在所述开口内壁形成阻挡层；c. 在所述阻挡层上形成铜晶种层；d. 在所述铜晶种层上电镀铜导电层并退火；e. 至少执行一次在铜导电层上继续电镀铜导电层并退火的步骤，使各次电 镀的铜导电层的厚度之和大于开口高度；f. 化学机械研磨所述铜导电层至与开口持平。可选的,其中步骤e为执行2次在铜导电层上继续电镀铜导电层并退火的 步骤。可选的，其中每次进行的化学电镀处理为电镀一层厚度相同的铜导电层。 可选的，其中所述多层铜导电层的总厚度为大于3um。 可选的，其中所述退火处理的温度范围为100°C~300°C。 可选的，其中所述退火处理的时间设定为20s 300s。4可选的，其中所述退火处理在氮气和氢气的混合气体中进行。 本专利技术提出的，在原先的化学电镀处理和 退火处理后依次增加至少一次的化学电镀处理和退火处理，如此能够充分有效 地将原先存在于薄膜内部的空腔以及缺陷排除到铜导电层表面，然后经过化学 机械研磨将铜导电层的表面研磨平整，并且不会因为之后的电介质沉积处理中 铜导电层受热而再次将薄膜内部的空腔以及缺陷排除到铜导电层表面造成表面 的粗糙以及产品的不合格。附图说明图1所示为本专利技术实施例的流程示意图。图2至图8所示为本专利技术实施例中各工艺步骤的结构示意图。 图9a和图9b所示为现有技术与本专利技术实施例的效果比较图。具体实施例方式为了更了解本专利技术的
技术实现思路
，特举具体实施例并配合所附图式说明如下。 请参考图1,图1所示为本专利技术较佳实施例的流程示意图。本专利技术提出的在 铜互连工艺中平整铜导电层的方法，其包括下列步骤步骤10:在半导体基底 上形成介电层，并在介电层上形成开口；步骤20:在开口内壁形成阻挡层；步 骤30:在阻挡层上形成铜晶种层，然后进行步骤40:在铜晶种层上电镀一层铜 导电层，接着进行步骤50:对所述结构进行退火处理，之后是步骤60:再依次 进行各至少一次的化学电镀处理和退火处理，使各次电镀的铜导电层的厚度之 和大于开口高度，最后是步骤70:化学机械研磨所述铜导电层至与开口持平。再请参考图2至图7,图2所示为本专利技术较佳实施例中经过第一次化学电镀 处理后的结构示意图，图3所示为本专利技术较佳实施例中经过第一次退火处理后 的结构示意图，图4所示为本专利技术较佳实施例中经过第二次化学电镀处理和第 二次退火处理后的结构示意图，图5所示为本专利技术较佳实施例中经过第三次化 学电镀处理后的结构示意图，图6所示为本专利技术较佳实施例中经过第三次退火 处理后的结构示意图，图7所示为本专利技术较佳实施例中经过化学机械研磨处理 后的结构示意图，图8所示为本专利技术较佳实施例中经过电介质沉积处理后的结构示意图。本专利技术较佳实施例以进行3次化学电镀处理和退火处理步骤为例，首先在 半导体基底(图中未示出)上形成一介电层100，并在介电层100上形成开口， 接着在开口内壁的介电层100上形成一阻挡层110,在阻挡层110上形成铜晶种 层120，所述半导体基底内形成有有源器件或者无源器件，该介电层100主要成 分例如为SiN或者Si02,该介电层100作为绝缘层使用，用于形成互连结构并 隔离有源器件或者无源器件，而阻挡层主要成分为含氮的钽或者含氮的钛，用 于防止铜离子在受热过程中由于扩散作用而扩散到半导体层中，铜晶种层120 的作用，除可作为晶圆的导电层外，另一重要作用是作为后续电镀的铜导电层 的成核层，以利于后续电镀的铜导电层可在其上成核与成长。接着使用化学电镀处理(ECP)在铜晶种层120上电镀一层铜导电层130a， 由于以ECP方式所制造出来的铜导电层130a会在室温时出现晶粒生长的现象， 因此在铜导电层130a内会形成一定数量的空腔以及缺陷140，在随后的第一次 退火处理步骤中，铜导电层130a内的空腔以及缺陷140会被排除到铜导电层 130a外部形成凹凸不平的铜导电层表面150a,如图3中所示。此时我们并不马上进行化学机械研磨处理以使铜导电层表面150a变得平 整，而是继续进行第二次ECP处理，在铜导电层表面150a上电镀一层厚度与第 一次电镀相同的铜导电层以形成铜导电层130b，紧接着进行第二次退火处理步 骤以形成新的铜导电层表面150b,如图4中所示。接着第三次ECP处理步骤，第三次ECP处理依然是在新的铜导电层本文档来自技高网...

【技术保护点】
一种集成电路中互连结构的制作方法，其特征在于包括下列步骤：　ａ．在半导体基底上形成介电层，并在所述介电层上形成开口；　ｂ．在所述开口内壁形成阻挡层；　ｃ．在所述阻挡层上形成铜晶种层；　ｄ．在所述铜晶种层上电镀铜导电层 并退火；　ｅ．至少执行一次在铜导电层上继续电镀铜导电层并退火的步骤，使各次电镀的铜导电层的厚度之和大于开口高度；　ｆ．化学机械研磨所述铜导电层至与开口持平。

【技术特征摘要】

【专利技术属性】
技术研发人员：康芸，何伟业，杨瑞鹏，聂佳相，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31[]