集成电路的内连线结构及其制作方法技术

本发明专利技术公开了一种集成电路的内连线结构及其制作方法。该内连线结构包含有：基材；下层金属导线，位于该基材上的第一金属层间介电层中；第二金属层间介电层，位于该第一金属层间介电层上，且覆盖着该下层金属导线；上层金属导线，位于该第二金属层间介电层上；以及介层插塞结构，位于该第二金属层间介电层中，用以连结该上层金属导线与该下层金属导线，其中该介层插塞结构包含有钨金属栓柱，形成在该下层金属导线上，以及铝插塞，堆叠在该钨金属栓柱上。本发明专利技术具备较低阻值的介层插塞结构和具有成本优势。

【技术实现步骤摘要】

本专利技术涉及半导体工艺
，特别是涉及一种具低阻值介层插塞的金属内连 线结构及其制作方法，本专利技术特别适合应用于内连结下层铜导线(例如，第二金属层或M2) 以及上层铝导线(例如，第三金属层或M3)，以获得最佳的电性效能。
技术介绍
随着集成电路的临界尺寸进入到次微米阶段，高导电性的内连线结构对于电路的 有效操作已显得越形重要。过去的半导体芯片主要是采用铝金属作为内连线结构的材料， 但是为了因应更高速高频信号的操作环境，近年来，铝金属已逐渐有被铜金属取代的趋势。所谓的铜芯片，就是指采用铜金属作为内连线结构的半导体集成电路芯片。由于 铜金属的导电性优于铝金属，因此采用铜工艺的芯片通常具有较高的电性效能。在工艺方 面，由于铜金属的蚀刻特性及扩散问题，因此需要另外采用与过去定义铝金属导线图案不 同的方式来进行铜金属的图案化，并且铜金属需要以阻障层包覆，以避免铜金属扩散至硅 基材，而不致于影响到元件电性。由于缺乏可易失的铜化合物，故铜金属无法采用如传统铝工艺所使用的光致抗蚀 剂图案加上等离子体蚀刻方式来进行铜导线的图案化，为了定义铜导线图案，业界已为此 发展出所谓的铜镶嵌工艺。前述的铜镶嵌工艺是将导线沟槽图案定义在绝缘层中，接着将 铜金属填满导线沟槽，最后将导线沟槽外的铜金属以化学机械抛光方式去除，留在导线沟 槽内的铜金属即成为铜导线。如前所述，为避免铜金属扩散至硅基材，影响元件特性，在沉 积铜金属之前，通常会在导线沟槽内壁形成阻障层，其中，阻障层必须有足够的阻挡能力以 阻止住铜的外扩，同时又必须具备高的电传导力，以维持良好的电接触特性。阻障层的厚度是另一个影响电性效能十分重要的因素。若阻障层的厚度太薄，则 可能使铜扩散出来，造成元件毒化，若阻障层的厚度太厚，则阻障层与铜层相加起来的电阻 值有可能过大，甚至超过以铝金属作为导线的电阻值，如此即失去了使用这种先进铜工艺 技术的意义。图1至图4绘示的是已知制作集成电路内连线的介层插塞结构的方法剖面示意 图。如图1所示，在金属层间介电层12中，提供有被阻障层15包覆住的下层铜导线14，在 下层铜导线14的表面则是被盖层16覆盖住。金属层间介电层12沉积在半导体基材10上， 其中，半导体基材10可以是硅基材或其它基材。在盖层16上另外以化学气相沉积(CVD) 法或其它已知沉积法形成金属层间介电层18。接着，如图2所示，在金属层间介电层18以及盖层16中形成介层开孔18a，使其暴 露出部分的下层铜导线14的上表面。此时，在蚀刻介层开孔18a的过程中产生的高分子残 留物19通常会累积在介层开孔18a内，而这些高分子残留物19需要被清除干净，以避免影 响后续工艺。如图3所示，为了清除这些高分子残留物19，通常是以湿蚀刻或湿式清洗法来进 行。然而，前述的湿蚀刻或湿式清洗法却会导致严重的介层开孔底切(undercut)问题，如图中符号18b所标示位置。从实验的结果可以观察出铜金属可能会经由这个底切缺陷向外 扩散出来，而且最终可能会扩散到上层铝导线处，并与其反应，因此使集成电路的效能退化 或可靠度下降。如图4所示，在完成介层开孔(via hole) 18a后，接着进行物理气相沉积(PVD)工 艺，沉积阻障层20，其通常是由氮化钛层22以及钛层24所构成。随后，在阻障层20上沉积 上层铝导线层26，并且使上层铝导线层26填满介层开孔18a。为了补救前述的介层开孔底 切问题及避免潜在的铜扩散问题，过去的作法是在形成阻障层20的物理气相沉积工艺中 调整工艺参数，以改善阻障层20位于介层开孔18a的底部及角落的阶梯覆盖特性。然而，增加阻障层20位于介层开孔18a的底部及角落的阶梯覆盖特性的同时，另 一方面，也会导致阻障层20在介层开孔18a上端开口处的悬凸问题，如图4中的符号25所 标示位置。前述的阻障层悬凸问题可能会造成铝金属无法完整填满介层开孔18a，并在介层 开孔18a内形成缝隙，严重时可能会造成下层铜导线14与上层铝导线层26无法成功的电 连结或者连结失效。基于上述原因，有必要提出改良的内连线结构，其具备低阻值的介层插塞结构，用 来电连结下层铜导线与上层铝导线，同时有必要提出相关的工艺方法，以制作出这样的内 连线结构，由此避免或克服前述已知技术所发生的问题。
技术实现思路
本专利技术的主要目的即提供一种高性能的金属内连线结构，其具备较低阻值的介层 插塞结构，用来电连结下层铜导线与上层铝导线，并且能够避免前述已知技术所发生的问 题。本专利技术的另一目的在提供一种改良的金属内连线结构制作方法，以制作出改良的 金属内连线结构，其能够与现行工艺相容，并具有成本优势。根据本专利技术的优选实施例，本专利技术提供一种集成电路的内连线结构，包含有基 材；下层金属导线，位于该基材上的第一金属层间介电层中；第二金属层间介电层，位于该 第一金属层间介电层上，且覆盖着该下层金属导线；上层金属导线，位于该第二金属层间介 电层上；以及介层插塞结构，位于该第二金属层间介电层中，用以连结该上层金属导线与该 下层金属导线，其中该介层插塞结构包含有钨金属栓柱，形成在该下层金属导线上，以及铝 插塞，堆叠在该钨金属栓柱上。根据本专利技术的另一优选实施例，本专利技术提供一种制作集成电路的内连线结构的方 法，包含有提供基材，其上形成有第一金属层间介电层；在该第一金属层间介电层中形成 下层金属导线；在该第一金属层间介电层上形成第二金属层间介电层；在该第二金属层间 介电层中形成介层开孔，暴露出部分的该下层金属导线的上表面；在该介层开孔的下半部 形成钨金属栓柱；在该第二金属层间介电层上形成金属层，并使该金属层填满该介层开孔； 以及图案化该金属层，形成上层金属导线。为让本专利技术的上述目的、特征及优点能更明显易懂，下文特举优选实施方式，并配 合所附附图，作详细说明如下。然而如下的优选实施方式与附图仅供参考与说明用，并非用 来对本专利技术加以限制。附图说明图1至图4绘示的是已知制作集成电路内连线的介层插塞结构的方法剖面示意 图。图5至图10为依据本专利技术优选实施例所绘示的制作集成电路内连线的介层插塞 结构的方法示意图。附图标记说明10 半导体基材12:金属层间介电层14 下层铜导线15:阻障层16 盖层18:金属层间介电层18a 介层开孔18b 底切19 高分子残留物20:阻障层22 氮化钛层24:钛层25 悬凸26 上层铝导线层100 半导体基材120:金属层间介电层140 下层铜导线150:阻障层160 盖层180:金属层间介电层180a 介层开孔I8Ob 底切190 高分子残留物200 钨金属栓柱220 湿润金属层224 铝金属层224a 铝插塞226 上层铝导线240 介层插塞结构具体实施例方式图5至图10为依据本专利技术优选实施例所绘示的制作集成电路内连线的介层插塞 结构的方法示意图。如图5所示，首先，提供半导体基材100，例如硅基材，接着在半导体基材100上形成金属层间介电层120，例如氧化硅或低介电常数材料。然后，以铜镶嵌工艺在 金属层间介电层120内形成下层铜导线140。同样的，下层铜导线140被阻障层150以及盖 层160完整的包覆住。其中，阻障层150可以包含有钛、氮化钛、钽或氮化坦，盖层160则可 以包含有氮化硅、碳化硅、氧化硅或其它材料本文档来自技高网...

【技术保护点】
一种集成电路的内连线结构，包含有基材、第一金属层间介电层，位于该基材上、下层金属导线，位于该第一金属层间介电层中、第二金属层间介电层，位于该第一金属层间介电层上，且覆盖着该下层金属导线、上层金属导线，位于该第二金属层间介电层上、以及介层插塞结构，位于该第二金属层间介电层中，用以连结该上层金属导线与该下层金属导线，其特征在于：该介层插塞结构包含有钨金属栓柱，形成在该下层金属导线上，以及铝插塞，堆叠在该钨金属栓柱上。

【技术特征摘要】
US 2009-6-16 12/485,909一种集成电路的内连线结构，包含有基材、第一金属层间介电层，位于该基材上、下层金属导线，位于该第一金属层间介电层中、第二金属层间介电层，位于该第一金属层间介电层上，且覆盖着该下层金属导线、上层金属导线，位于该第二金属层间介电层上、以及介层插塞结构，位于该第二金属层间介电层中，用以连结该上层金属导线与该下层金属导线，其特征在于该介层插塞结构包含有钨金属栓柱，形成在该下层金属导线上，以及铝插塞，堆叠在该钨金属栓柱上。2.如权利要求1所述的集成电路的内连线结构，其特征在于该上层金属导线为铝导线。3.如权利要求2所述的集成电路的内连线结构，其特征在于该铝插塞与该铝导线同时 形成且一体成型。4.如权利要求1所述的集成电路的内连线结构，其特征在于该下层金属导线为铜导 线，镶嵌在该第一金属层间介电层中。5.如权利要求4所述的集成电路的内连线结构，其特征在于该下层金属导线被阻障层 及盖层所包覆住。6.如权利要求5所述的集成电路的内连线结构，其特征在于该阻障层包含钛、氮化钛、 钽或氮化钽。7.如权利要求5所述的集成电路的内连线结构，其特征在于该盖层包含有氮化硅、碳化硅或氧化硅。8.如权利要求5所述的集成电路的内连线结构，其特征在于该盖层介于该第一金属层 间介电层及该第二金属层间介电层之间。9.如权利要求1所述的集成电路的内连线结构，其特征在于该集成电路的内连线结构 另包含有湿润金属层，其介于该钨金属栓柱与该铝插塞之间。10.如权利要求9所述的集成电路的内连线结构，其特征在于该湿润金属层包含有钛 或钽。11.如权利要求1所述的集成电路的内连线结构，其特征在于该内连线结构形成于具 有底切结构的介层开孔内。12.如权利要求11所述的集成电路的内连线结构，其特征在于该钨金属栓柱填满该底 切结构，并构成咬合结构。13.一种制作集成电路的内连线结构的方法，包含有 提供基材，其上...

【专利技术属性】
技术研发人员：梁雯萍，邱钰珊，苏国辉，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]