半导体集成电路器件及其制作方法技术

提供一种半导体集成电路器件的制作方法和用这种方法制作的半导体集成电路器件，半导体集成电路器件的制作方法包括：在半导体衬底上的第一层互连线上制作层间绝缘膜，在膜中制作互连线沟槽和开接触孔；在沟槽和开孔内制作阻挡膜，使得在接触孔的整个底部，其膜厚从孔底部中间向侧壁增大；在阻挡膜上制作铜膜，形成第二层互连线，并用ＣＭＰ法抛光形成连接部分（柱塞）。按照本发明专利技术，电流从第二层互连线经连接部分（柱塞）流向第一层互连线的最短几何路径，与阻挡膜电阻最低的薄的部分不一致，而可使电流通路分散，不易发生电子的聚集。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体集成电路器件，特别是涉及用于互连线间连接部分的可行技术。
技术介绍
由于近来在半导体集成电路器件中互连线和多层金属化的小型化趋势，已在研究制作互连线等的所谓镶嵌技术，这是在绝缘膜中制作沟槽然后在沟槽中嵌以导电膜。这种镶嵌技术包括单镶嵌法和双镶嵌法，前者是由两个不同的步骤嵌入一个沟槽作互连线，再嵌入一个沟槽作互连线间的连接，后者是同时嵌入这两个沟槽。用低电阻的铜膜等作为嵌入这些沟槽的导电膜。在沟槽内形成具有阻挡性质的导电膜(此后将被称为“阻挡膜”)，以防止嵌入的导电膜金属成分如铜扩散进入绝缘膜，或是改善嵌入的导电膜与绝缘膜的粘附。例如，在NIKKEI MICRODEVICES，pp 65-66(July，2000)中指出一个问题，在用溅射法在孔的内壁制作下层膜时，溅射粒子斜射在晶片的周边部分，因而使其对孔的覆盖性质恶化。
技术实现思路
本专利技术已完成了提高镶嵌技术制作互连线等可靠性的研究，并发现镶嵌引线的可靠性与阻挡膜如何粘附在沟槽内的方法有密切关系。具体说来，阻挡膜需有充分的厚度，以阻挡嵌在沟槽中导电膜的金属成分，如铜，在绝缘膜中的扩散，并改善嵌在沟槽中的导电膜与绝缘膜的粘附。当阻挡膜的覆盖性差时，阻挡膜的厚度在沟槽的底部或侧壁是不同的。如果为了防止这种不均匀性将阻挡膜全部做成厚的，嵌在导电膜中的孔的纵横比就会变大时，引起导电膜的镶嵌失效。阻挡膜的电阻大于嵌在沟槽中导电膜的电阻。如果阻挡膜做得特别厚，互连线或连接部分的电阻变大，因而妨碍半导体集成电路器件的高速工作。因此阻挡膜的厚度不要大于预定的厚度。如果因厚度不均匀，阻挡膜的某些部分较薄，由于这些部分的电阻较小而提供了电流通道。特别是在接触孔处，如果电流通道的最短距离与这样的部分彼此一致，就会发生电子的聚集。结果，就会发生所谓的电迁徙，即金属原子被这样一些部分的电子所吸引。在金属原子迁移后在这些部分出现空洞，从而发生连接失效或断路。本专利技术的一个目的是优化连接互连线的连接部分的结构，因而改善电迁徙性质。本专利技术的另一个目的是优化互连线间连接部分处的阻挡膜结构，因而改善半导体集成电路器件的特性。由本说明书的描述与附图，上述的和其他的目的以及本专利技术的新特点将是明显的。下面将简短地叙述本专利申请所公开的专利技术中典型专利技术的梗概。(1)本专利技术的一个方面是提供了一种半导体集成电路器件，它在半导体衬底上制作的绝缘膜中开孔；在开孔的底部和侧壁上制作第一导电膜，从底部中间向孔的侧壁，膜的厚度增大；在第一导电膜上制作第二导电膜，它也嵌在孔中。(2)本专利技术的另一个方面也是提供一种半导体集成电路器件，它在半导体衬底上制作的绝缘膜中开孔；在开孔的底部和侧壁上制作第一导电膜，且开孔底部中间处的膜厚B小于膜厚A，膜厚A相应于从开孔底角至第一导电膜表面的最近点向孔底部作垂线的距离；在第一导电膜上制作第二导电膜，它也嵌在孔中。(3)本专利技术的再一个方面也是提供一种半导体集成电路器件，它在半导体衬底上制作的绝缘膜中开孔；在开孔的底部和侧壁上制作第一导电膜，且开孔底部中间处的电阻较相应于从开孔底角至第一导电膜表面的最近点向开孔底部作垂线的那部分的电阻低；在第一导电膜上制作第二导电膜，它也嵌在孔中。(4)本专利技术还有一个方面也是提供一种半导体集成电路器件，它在半导体衬底上制作第一层互连线；在第一层互连线上制作的绝缘膜中开孔；在开孔的底部露出第一层互连线；在开孔的底部和侧壁制作第一导电膜；在第一导电膜上制作第二导电膜，且嵌在开孔内；在第二导电膜上制作第二层互连线，其中由第一层互连线经第一和第二导电膜至第二层互连线的最短路径穿过第一导电膜的位置，与第一导电膜电阻最低处不一致。(5)本专利技术还有一个方面也是提供一种半导体集成电路器件，它包括在半导体衬底上制作的第一层互连线，在第一层互连线上制作的绝缘膜，在第一层互连线和绝缘膜中开孔，其底部位置深于第一层互连线表面，第一导电膜制作在开孔的底部和侧壁上，在开孔侧壁上邻近于第一层互连线表面处的膜厚E大于开孔底部中间的膜厚B，在第一导电膜上制作第二导电膜，且嵌在开孔内。附图说明图1是说明按照本专利技术的实施方式1，一种半导体集成电路器件制作方法的衬底局部剖面图；图2是说明按照本专利技术的实施方式1，这种半导体集成电路器件制作方法的衬底局部剖面图；图3是说明按照本专利技术的实施方式1，这种半导体集成电路器件制作方法的衬底局部剖面图；图4是说明按照本专利技术的实施方式1，这种半导体集成电路器件制作方法的衬底局部剖面图；图5是说明按照本专利技术的实施方式1，这种半导体集成电路器件制作方法的衬底局部剖面图； 图6是说明按照本专利技术的实施方式1，这种半导体集成电路器件制作方法的衬底局部剖面图；图7是说明按照本专利技术的实施方式1，这种半导体集成电路器件制作方法的衬底局部剖面图；图8是说明按照本专利技术的实施方式1，这种半导体集成电路器件制作方法的衬底局部剖面图；图9是表示本专利技术实施方式1效果的这种半导体集成电路器件衬底的局部剖面图；图10是说明按照本专利技术的实施方式1，这种半导体集成电路器件制作方法的衬底局部剖面图；图11是说明按照本专利技术的实施方式1，这种半导体集成电路器件制作方法的衬底局部剖面图；图12是说明按照本专利技术的实施方式1，这种半导体集成电路器件制作方法的衬底局部剖面图；图13是说明按照本专利技术的实施方式1，这种半导体集成电路器件制作方法的衬底局部剖面图；图14是说明按照本专利技术的实施方式1，这种半导体集成电路器件制作方法的衬底局部剖面图；图15是说明按照本专利技术的实施方式1，这种半导体集成电路器件制作方法的衬底局部剖面图；图16是说明按照本专利技术的实施方式1，这种半导体集成电路器件制作方法的衬底局部剖面图；图17是表示本专利技术实施方式1效果的半导体集成电路器件衬底的局部剖面图；图18是表示本专利技术实施方式1效果的半导体集成电路器件衬底的局部剖面图；图19是表示本专利技术实施方式1效果的半导体集成电路器件衬底的局部剖面图；图20(a)是说明按照本专利技术的实施方式1，这种半导体集成电路器件制作方法的衬底局部平面图，而图20(b)为其局部剖面图；图21(a)是说明按照本专利技术的实施方式1，这种半导体集成电路器件制作方法的衬底局部平面图，而图21(b)为其局部剖面图；图22(a)是说明按照本专利技术的实施方式1，这种半导体集成电路器件制作方法的衬底局部平面图，而图22(b)为其局部剖面图；图23(a)是说明按照本专利技术的实施方式1，这种半导体集成电路器件制作方法的衬底局部平面图，而图23(b)为其局部剖面图；图24(a)是说明本专利技术实施方式1效果的半导体集成电路器件衬底的局部平面图，而图24(b)为其局部剖面图；图25(a)是说明按照本专利技术实施方式1的半导体集成电路器件衬底的局部平面图，而图25(b)为其局部剖面图；图26是说明按照本专利技术的实施方式1，这种半导体集成电路器件制作方法的衬底局部剖面图；图27是说明按照本专利技术的实施方式1，这种半导体集成电路器件制作方法所用设备的示意图；图28是本专利技术实施方式1一种效果的说明图；图29是本专利技术实施方式1另一种效果的说明图；图30是本专利技术实施方式1再一种效果的说明图；图31是说明按照本专利技术的实施方式1，这种半导体集成电路器件制作方法的衬底局部剖面图；图32是本文档来自技高网...

【技术保护点】
一种半导体集成电路器件，包括：（ａ）在半导体衬底上形成并且具有开孔的绝缘膜；（ｂ）在所述开孔底部和侧壁上形成的第一导电膜，膜厚从所述开孔底部中间向侧壁增大；（ｃ）在所述第一导电膜上形成并且嵌在所述开孔中的第二导电膜。

【技术特征摘要】
JP 2001-10-4 309007/20011.一种半导体集成电路器件，包括(a)在半导体衬底上形成并且具有开孔的绝缘膜；(b)在所述开孔底部和侧壁上形成的第一导电膜，膜厚从所述开孔底部中间向侧壁增大；(c)在所述第一导电膜上形成并且嵌在所述开孔中的第二导电膜。2.按照权利要求1的半导体集成电路器件，其中所述第一导电膜在在限定所述开孔底部的整个区域膜厚从所述开孔的底部中间向侧壁增大。3.按照权利要求1的半导体集成电路器件，还包括从所述开孔底部露出的互连线，其中所述第一导电膜，至少在所述互连线延伸方向上膜厚从所述开孔的底部中间向侧壁增大。4.一种半导体集成电路器件，包括(a)在半导体衬底上形成并且具有开孔的绝缘膜；(b)在所述开孔底部和侧壁上形成的第一导电膜，它具有从所述开孔侧壁向底部中间下倾的倾斜部分；(c)在所述第一导电膜上形成并且嵌在所述开孔中的第二导电膜。5.按照权利要求4的半导体集成电路器件，其中所述第一导电膜在限定所述开孔底部的整个区域，具有从所述开孔侧壁向底部中间下倾的倾斜部分。6.按照权利要求4的半导体集成电路器件，还包括从所述开孔底部露出的互连线，其中所述第一导电膜，至少在所述互连线延伸方向上具有从所述开孔侧壁向底部中间下倾的所述倾斜部分。7.一种半导体集成电路器件，包括(a)在半导体衬底上形成并且具有开孔的绝缘膜；(b)在所述开孔的底部和侧壁上形成的第一导电膜，且在所述开孔底部中间的膜厚B小于膜厚A，膜厚A对应于从所述开孔底角至所述第一导电膜表面的最近点向所述开孔底部作垂线的距离；(c)在所述第一导电膜上形成并且嵌在所述开孔中的第二导电膜。8.按照权利要求7的半导体集成电路器件，其中在所述开孔底部上形成的所述第一导电膜在限定所述开孔底部的整个区域，所述膜厚B小于所述膜厚A。9.按照权利要求7的半导体集成电路器件，还包括从所述开孔底部露出的互连线，其中所述第一导电膜，至少在所述互连线延伸方向上，所述膜厚B小于所述膜厚A。10.一种半导体集成电路器件，包括(a)在半导体衬底上形成并且具有开孔的绝缘膜；(b)在所述开孔的底部和侧壁上形成的第一导电膜，且在所述开孔底部中间的电阻较相应于从所述开孔底角至所述第一导电膜表面最近点向所述开孔底部作垂线部分的电阻低；(c)在所述第一导电膜上形成并且嵌在所述开孔中的第二导电膜。11.按照权利要求10的半导体集成电路器件，其中所述第一导电膜底部中间的电阻低于限定所述开孔底部的整个区域所述部分的电阻。12.按照权利要求10的半导体集成电路器件，还包括从所述开孔底部露出的互连线，其中所述第一导电膜至少在所述互连线延伸方向上，其中间部分的电阻低于所述部分的电阻。13.一种半导体集成电路器件，包括(a)在半导体衬底上形成的第一层互连线；(b)在所述第一层互连线上形成的绝缘膜中开孔，从开孔的底部露出所述第一层互连线表面；(c)在所述开孔的底部和侧壁上形成的第一导电膜；(d)在所述第一导电膜上形成并且嵌在所述开孔中的第二导电膜；(e)在所述第二导电膜上形成的第二层互连线，其中在所述第一导电膜上，从所述第一层互连线经第一和第二导电膜向第二层互连线延伸而穿过所述第一导电膜的最短路径的位置，不同于所述第一导电膜具有最低电阻的位置。14.一种半导体集成电路器件，包括(a)在半导体衬底上形成的第一层互连线；(b)在所述第一层互连线上形成的绝缘膜中开孔，从开孔的底部露出所述第一层互连线表面；(c)在所述开孔的底部和侧壁上形成的第一导电膜；(d)在所述第一导电膜上形成并且嵌在所述开孔中的第二导电膜；(e)在所述第二导电膜上形成的第二层互连线，其中在所述导电膜上，从所述第一层互连线经第一和第二导电膜向第二层互连线延伸而穿过所述第一导电膜的最短路径的位置，与所述第一导电膜具有最低电阻的位置不一致。15.一种半导体集成电路器件，包括(a)在半导体衬底上形成并且具有开孔的绝缘膜；(b)在所述开孔的底部和侧壁上形成的第一导电膜；(b1)在所述开孔底部中间的所述第一导电膜的膜厚B小于膜厚A，膜厚A对应于从所述开孔底角至所述第一导电膜表面的最近点向所述开孔底部作垂线的距离；(b2)在所述开孔底部中间的所述第一导电膜的膜厚B小于膜厚C，膜厚C对应于从所述开孔底角至所述第一导电膜表面的最近点向所述开孔侧壁作垂线的距离；(c)在所述第一导电膜上形成并且嵌在所述开孔中的第二导电膜。16.按照权利要求15的半导体集成电路器件，其中在所述开孔底部形成的所述第一导电膜，在限定所述开孔底部的整个区域，所述膜厚B小于膜厚A并且所述膜厚B小于膜厚C。17.按照权利要求15的半导体集成电路器件，还包括从所述开孔底部露出的互连线，其中所述第一导电膜，至少在所述互连线延伸方向上，所述膜厚B小于所述膜厚A，且所述膜厚B小于所述膜厚C。18.一种半导体集成电路器件，包括(a)在半导体衬底上形成的第一层互连线；(b)在所述第一层互连线上形成的绝缘膜；(c)在所述第一层互连线和所述绝缘膜中形成的开孔，且其底部位置深于所述第一层互连线表面；(d)在所述开孔的底部和侧壁上形成的第一导电膜，在所述开孔侧壁上邻近所述第一层互连线表面的所述第一导电膜侧壁的厚度E，大于在所述开孔底部中间的膜厚B；(e)在所述第一导电膜上形成并且嵌在所述开孔中的第二导电膜。19.一种半导体集成电路器件，包括(a)在半导体衬底上形成的第一层互连线；(b)在所述第一层互连线上形成的绝缘膜；(c)在所述第一层互连线和所述绝缘膜中形成的开孔，且其底部位置深于所述第一层互连线表面；(d)在所述开孔的底部和侧壁上形成的第一导电膜，所述第一导电膜在邻近所述第一层互连线表面的侧壁上的部...

【专利技术属性】
技术研发人员：石川憲辅，齋藤逹之，宫内正敬，斎藤敏男，芦原洋司，
申请(专利权)人：株式会社日立制作所，
类型：发明
国别省市：JP[日本]