一种有效避免闩锁效应的可控硅ＥＳＤ保护结构制造技术

本发明专利技术公开了一种有效避免闩锁效应的可控硅ＥＳＤ保护结构，所述有效避免闩锁效应的可控硅ＥＳＤ保护结构包括可控硅器件以及与所述可控硅器件相连的控制电路，所述控制电路控制所述可控硅器件的通断，由于所述控制电路的控制作用，使得所述可控硅器件在静电泄放完毕后能及时关闭，有效地避免了可控硅器件的闩锁效应，从而避免了半导体芯片的损坏。

【技术实现步骤摘要】

本专利技术涉及集成电路
，尤其涉及一种可有效避免闩锁效应的ESD保护结 构。
技术介绍
随着集成电路制造工艺水平进入集成电路线宽的深亚微米时代，CMOS工艺特征尺 寸不断缩小，晶体管对于高电压和大电流的承受能力不断降低，深亚微米CMOS集成电路更 容易遭受到静电冲击而失效，从而造成产品的可靠性下降。静电在芯片的制造、封装、测试和使用过程中无处不在，积累的静电荷以几安培或 几十安培的电流在纳秒到微秒的时间里释放，瞬间功率高达几百千瓦，放电能量可达毫焦 耳，对芯片的摧毁强度极大。所以芯片设计中静电保护模块的设计直接关系到芯片的功能 稳定性，极为重要。ESD是指静电放电(Electrostatic Discharge,简称ESD)，因ESD产生的原因及 其对集成电路放电的方式不同，表征ESD现象通常有4种模型人体模型HBM (Human Body Model)、机器模型 MM (Machine Model)和带电器件模型 CDM (charged Device Model)和电 场感应模型FIM (Field Induced Model)。HBM放电过程会在几百纳秒内产生数安培的瞬 间放电电流;MM放电的过程更短，在几纳秒到几十纳秒之内会有数安培的瞬间放电电流产 生。CDM放电过程更短，对芯片的危害最严重，在几纳秒的时问内电流达到十几安培。ESD引起的失效原因主要有2种热失效和电失效。局部电流集中而产生的大量的 热，使器件局部金属互连线熔化或芯片出现热斑，从而引起二次击穿，称为热失效，加在栅 氧化物上的电压形成的电场强度大于其介电强度，导致介质击穿或表面击穿，称为电失效。 ESD引起的失效有3种失效模式，分别是硬失效、软失效以及潜在失效，所谓硬失效是指物 质损伤或毁坏，所谓软失效是指逻辑功能的临时改变，所谓潜在失效是指时间依赖性失效。为了防止CMOS集成电路产品因ESD而造成失效，CMOS集成电路产品通常必须使 用具有高性能、高耐受力的ESD保护器件。目前已有多种ESD保护器件被提出，如二极管 以及栅极接地的MOS管等，其中公认效果比较好的保护器件是可控硅整流器(SCR =Silicon Controlled Rectifier)。请参考图1，图1为带SCR保护器件的集成电路产品的电路结构，如图1所示，SCR 保护器件300的阳极⑴连接在芯片结合垫100与芯片内部电路200之间，即ESD电荷注 入端，SCR保护器件的阴极㈠接地，这样，芯片中积累的静电就可以通过SCR保护器件快 速泄放到地，从而可避免芯片因静电放电而失效。请继续参考图2，图2为现有的SCR保护器件的结构示意图，如图2所示，现有的 SCR保护器件300的结构包括P型衬底301，所述P型衬底301上包括有N阱302及P阱 303 ；所述N阱302内包括第一 N+注入区304及第一 P+注入区305，所述P阱303内包括第 二 N+注入区307及第二 P+注入区308，其中第一 N+注入区304设置在远离P阱303的一 端，第一 P+注入区305设置在靠近P阱303的一端；第二 P+注入区308设置在远离N阱302的一端，第二 N+注入区307设置在靠近N阱302的一端。所述第一 N+注入区304与所述第 一 P+注入区305之间以及所述第二 N+注入区307与所述第二 P+注入区308之间均用浅沟 槽隔离(STI) 306进行隔离，并且所述第一 P+注入区305与所述第二 N+注入区307之间也 用浅沟槽隔离(STI)306进行隔离。并且N阱302中的第一 N+注入区304及第一 P+注入区 305接电学阳极Anode，P阱303中的第二 N+注入区307及第二 P+注入区308接电学阴极 Cathode。其中，N阱302内的第一 P+注入区305，N阱302，P阱303，P阱303内的第二 N+ 注入区307组成了 P-N-P-N四层半导体结构，这也是导致CMOS集成电路发生闩锁效应问题 的结构。请继续参考图3，图3为现有的SCR保护器件的等效电路图，如图3所示，该等效电 路包括一 PNP管Pl以及一 NPN管Ni，所述PNP管Pl的发射极通过一第一电阻Rl接到该 PNP管Pl的基极，所述PNP管Pl的集电极连接到所述NPN管m的基极，所述PNP管Pl的 基极还连接到所述NPN管m的集电极，所述NPN管m的发射极通过一第二电阻R2连接到 该NPN管m的基极，所述NPN管m的发射极接地，所述PNP管Pl的发射极作为Anode阳 极。其中，所述第一电阻Rl为N阱302到第一 N+注入区304之间的电阻，所述第二电阻R2 为P阱303到第二 P+注入区308之间的电阻。在集成电路的正常操作下，上述的SCR保护器件处于关闭的状态，不会影响集成 电路输入输出结合垫上的电位，而在外部的静电灌入集成电路而产生瞬间的高电压的时 候，该SCR保护器件会开启导通，迅速地排放掉静电电流。然而，由于该SCR保护器件的保持电压(holding voltage)比较低，因此极易发生 闩锁效应(latch-up)，产生大电流，从而可能对芯片产生永久性的破坏。所谓保持电压是指 SCR在高电压的作用下导通后，为了维持导通状态，其电流必须大于IH，该Ih称为保持电流 (holding current)，此时的电压即为保持电压。因此，如何有效地避免SCR保护器件的闩锁效应已成为业界亟待解决的技术问题。
技术实现思路
本专利技术的目的在于提供一种可控硅ESD保护结构，以解决现有的可控硅ESD保护 器件的保持电压低，容易发生闩锁效应，从而破坏半导体芯片的问题。为解决上述问题，本专利技术提出一种有效避免闩锁效应的可控硅ESD保护结构，该 可控硅ESD保护结构包括可控硅器件以及与所述可控硅器件相连的控制电路，所述控制电 路控制所述可控硅器件的通断。可选的，所述可控硅器件包括P型衬底，所述P型衬底上包括N阱及P阱；所述N 阱内包括第一 N+注入区及第一 P+注入区，所述P阱内包括第二 N+注入区及第二 P+注入区， 所述第一 N+注入区设置在远离P阱的一端，所述第一 P+注入区设置在靠近P阱的一端；所 述第二 P+注入区设置在远离N阱的一端，第二 N+注入区设置在靠近N阱的一端；所述第一 N+注入区与所述第一 P+注入区之间以及所述第二 N+注入区与所述第二 P+注入区之间均用 浅沟槽隔离进行隔离，所述第一 N+注入区及第一 P+注入区接电学阳极，所述第二 N+注入区 及第二 P+注入区接电学阴极。可选的，所述控制电路包括一 NMOS管、一电阻以及一电容，所述NMOS管的漏极接电学阳极，所述NMOS管的源极接所述N阱，所述NMOS管的栅极接所述电阻的一端，所述电 阻的另一端接电学阳极，且所述NMOS管的栅极与所述电容的一端相连，所述电容的另一端 接电学阴极。可选的，所述NMOS管的源极通过一第三N+注入区与所述N阱相连，所述第三N+注 入区设置在靠近P阱的一端。可选的，所述电阻与所述电容组成的电路的RC延时为第一时间段，所述可控硅器 件的静电放电时间为第二时间段，所述第一时间段大于所述第二时间段。可选的，所述NMOS管的漏极与源极之间的电压小于0. 7V。可选的，所述电学阳极接ESD电本文档来自技高网...

【技术保护点】
一种有效避免闩锁效应的可控硅ＥＳＤ保护结构，其特征在于，包括可控硅器件以及与所述可控硅器件相连的控制电路，所述控制电路控制所述可控硅器件的通断。

【技术特征摘要】

【专利技术属性】
技术研发人员：胡剑，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：31[中国|上海]