绝缘体上硅金属氧化物场效应管的制作方法技术

一种绝缘体上硅金属氧化物场效应晶体管器件包含：　　　　在氧化层上的离子注入背栅区，其中在所述离子注入背栅区的表面部分上制作有背栅氧化物；　　　　在所述背栅氧化物上的本体区；　　　　在所述本体区表面部分上的栅介电层；以及　　　　在部分所述栅介电层上的多晶硅栅。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及到半导体器件的制作，尤其是涉及到多晶硅背栅绝缘体上硅(SOI)金属-氧化物-半导体场效应晶体管(MOSFET)的制作方法，在此种晶体管中多晶硅背栅控制前栅器件的阈值电压。本专利技术也涉及到其他元件中含有多晶硅背栅来控制器件阈值电压的背栅SOI MOSFET器件。
技术介绍
对于低功率绝缘体上硅(SOI)CMOS器件的设计，同时降低供电电压和阈值电压而不损失性能，最终将达到减小恢复时间的极限，因为静态功耗已变为总的功率表达式中的重大部分。为了满足在电路/系统运行期间的高性能和电路/系统闲置期间的低功耗的相反要求，需要一种动态阈值电压控制方案。SOI金属-氧化物-半导体场效应晶体管(MOSFET)有两种工作模式1)沟道区完全耗尽，和2)沟道区部分耗尽。在常规的强全耗尽型SOI器件中，硅膜厚度一般小于或等于体器件耗尽区宽度的一半。前、后界面的表面势彼此强耦合，而且经过前栅介电层和氧化物埋层分别与前栅和衬底电容耦合。因此，硅膜中的电势，因而其电荷，由前栅和衬底二者的偏置条件来确定。将衬底换成背栅，就变成双栅器件。全耗尽设计对于SOI器件是独特的，因为前栅和背栅二者都控制着硅膜中的电荷。在强部分耗尽的器件中，背栅和衬底对前表面势没有影响。在中间区，器件正常地部分耗尽，并可施加偏压变为全耗尽，于是，仍会发生前、后表面势的耦合。至今，在常规的SOI MOSFET器件中没有合适的动态阈值电压控制方案；因此，由于这种器件的尺寸不断缩小，当工作在低功耗条件下，亦即，当器件闲置时，器件变得极易漏电。鉴于上述现状，不断有需求提供一种包含动态阈值电压控制方案的SOI MOSFET器件，它可工作在电路/系统运行期间以及电路/系统闲置期间。
技术实现思路
本专利技术是针对包含动态阈值电压控制方案的SOI MOSFET器件的，该方案适于高性能，亦即，电路/系统运行期间，以及低功耗，亦即，电路/系统闲置期间的应用。具体地，本专利技术提供了一种SOIMOSFET器件，它含有控制前栅阈值电压的多晶硅背栅区。也存在NMOS和PMOS背栅器件，它们可彼此与背栅独立地转接。对于高性能和低功耗应用，在系统/电路闲置期间，阈值电压会升高以降低静态漏电，而在电路/系统运行期间，阈值电压会降低以达到高性能。在本专利技术的器件方面，提供的SOI MOSFET器件包含在氧化层上的离子注入背栅区，其中在所述离子注入背栅区表面部分之上制作有背栅氧化物；在所述背栅氧化物上的本体区；在所述本体区表面部分上的栅介电层；在所述部分栅介电层上的多晶硅栅；本专利技术也提供了一种上述SOI MOSFET器件的制作方法。所专利技术的方法利用了与常规CMOS工艺过程兼容的工艺步骤。具体地，本专利技术的方法包括以下步骤提供了一种在含硅层上至少包含背栅氧化物的结构，所述含硅层为SOI晶片的一部分；制作背栅STI以及在所述背栅氧化物之上的第一多晶硅层的交替区；在背栅STI和第一多晶硅层的交替区上制作第二多晶硅层；在所述多晶硅层中离子注入背栅区； 在所述第二多晶硅层上制作氧化层；将支撑衬底晶片键合至所述氧化层上，并将键合的结构翻过来以露出所述SOI晶片的各层；除去选择的所述SOI晶片的各层，终止于所述含硅层；将部分所述含硅层转换为本体区；以及在所述本体区上制作栅介电层和多晶硅栅。在制作多晶硅栅之后也可进行附加的BEOL工艺步骤，这将在下面描述。附图说明图1-17以图示来说明(通过截面视图)本专利技术用于制作SOIMESFET器件的基本工艺步骤，该器件包含控制前栅阈值电压的多晶硅背栅。具体实施例方式现在将参照附图详细描述本专利技术提供的含有多晶硅背栅来控制前栅阈值电压的SOI MOSFET器件以及制作这种器件的方法。先参考图1，此图说明了可用于本专利技术的一个原始SOI晶片。具体地，图1的原始SOI晶片包含氧化物埋层12，它使含硅衬底10与含硅层14电绝缘。注意，含硅层14为SOI层，在其中可形成有源器件区。这里所用“含硅”一词代表一种材料，其中至少含有硅。说明这种含硅材料的实例包括，但不限于Si、SiGe、SiC、SiGeC、Si/Si、Si/SiC、以及Si/SiGeC。氧化物埋层区12可为连续的氧化物埋层区，如图1所示，也可为不连续的，亦即，刻有图形的氧化物埋层区(未示出)。这种不连续的氧化物埋层区是被含硅层，亦即层10和14，包围的分立的隔离区或岛。注意，本专利技术此处的含硅层14是用n型或p型掺杂剂轻掺杂的。这里所用的“轻掺杂”一词代表掺杂剂浓度为约1E14-5E15原子/cm3，掺杂剂浓度约2E15原子/cm3是更优选的。SOI晶片的制作可利用本
的熟练人员所熟知的常规SIMOX(氧离子注入分隔)工艺，以及在共同受让的美国专利申请2001/5/21提交的09/861,593号、09/861,594号、09/861,590号、09/861,596号、和2001/6/19提交的09/884,670号、以及Sadanaet al的美国专利5,930,634号中所述的各种SIMOX工艺，每个专利的全部内容这里都引用作为参考。作为选择，SOI晶片也可用其他常规工艺包括，例如，热键合和切割工艺来制作。除了上述技术以外，本专利技术所用的原始SOI晶片还可用淀积工艺以及光刻腐蚀技术(在制作图形衬底时用)来制作。具体地，这种原始结构可用常规的淀积或热生长工艺，在含硅衬底表面上淀积氧化物膜；使用常规的光刻腐蚀工艺对氧化物膜选择性地刻图形；然后用常规的淀积工艺包括，例如，化学汽相沉积(CVD)、等离子体辅助CVD、溅射、蒸发、化学溶液淀积或Si外延生长等在氧化层表面上制作含硅层。原始SOI晶片各层的厚度可依制作所用的工艺而变。然而，典型地，含硅层14的厚度为约100-200nm。对于氧化物埋层12，其厚度为约100-400nm。含硅衬底层，亦即，层10的厚度对本专利技术是无关紧要的。注意，上面提供的厚度只是示例，并不意味着限制本专利技术的范围。接着，在含硅层14表面上利用常规的热生长工艺制作背栅氧化层16。作为选择，背栅氧化层16的制作也可用常规的淀积工艺包括，但不限于化学汽相沉积(CVD)、等离子体辅助CVD、化学溶液淀积、溅射和蒸发。此背栅氧化层为薄氧化层，其厚度为约1-10nm。所得的结构如图2所示。注意，为了清楚起见，在此图以及其他一些图中略去了原始SOI晶片底部的含硅衬底。在直至除去底部含硅衬底10(见图10)之前的各图中都包含底部的含硅衬底。为了清楚起见，在图2中所示的层14厚度大于图1中层14的原始厚度。然后，在多晶硅背栅氧化层16上利用常规的淀积工艺如CVD、等离子体辅助CVD、溅射、化学溶液淀积和蒸发来制作第一多晶硅层18。此第一多晶硅层18的厚度对本专利技术是不严格的，但典型的第一多晶硅层18的厚度为约25-75nm。所得的包含第一多晶硅层18的结构如图3所示。图4表示在制作了各种沟槽20后形成的结构，沟槽20将接着用来在图3所示的结构中制作背栅STI(浅沟槽隔离)区22。如图所示，沟槽被作成通过第一多晶硅层18而止于背栅氧化层16上。制作交替的沟槽和多晶硅图形。注意，余下的毗邻每个沟槽的多晶硅现在都包含下部凹进(under cut)的侧壁19。注意，实际的沟槽数可超过图中所示的数目。图4所示的沟槽是利用本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种绝缘体上硅金属氧化物场效应晶体管器件包含在氧化层上的离子注入背栅区，其中在所述离子注入背栅区的表面部分上制作有背栅氧化物；在所述背栅氧化物上的本体区；在所述本体区表面部分上的栅介电层；以及在部分所述栅介电层上的多晶硅栅。2.权利要求1的SOI MOSFET器件还包含在所述本体区某些部分之下的背栅STI区。3.在权利要求1的SOI MOSFET器件中，所述本体区还包含源/漏区和源/漏扩展区。4.在权利要求1的SOI MOSFET器件中，所述多晶硅栅还包括其侧壁上的间隔层。5.权利要求1的SOI MOSFET器件还包含在部分所述本体区上的突起源/漏区。6.权利要求1的SOI MOSFET器件还包含在部分所述本体区和多晶硅栅上的硅化物区。7.权利要求1的SOI MOSFET器件还包含包住所述多晶硅栅的介电材料。8.在权利要求7的SOI MOSFET器件中，所述介电材料包含填充接触孔的导电材料。9.在权利要求1的SOI MOSFET器件中，所述离子注入背栅起着多晶硅栅阈值控制系统的作用。10.一种绝缘体上硅金属氧化物场效应晶体管器件的制作方法包含以下步骤提供一种结构，在含硅层上至少包含...

【专利技术属性】
技术研发人员：罗伯特·H·丹纳德，维尔弗理德·E·何恩什，哈赛恩·I·汉纳非，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：