提高RF(射频)器件性能的衬底制造方法技术

本公开涉及一种半导体衬底，其包括第一硅层，第一硅层包括上表面，该上表面具有相对于上表面垂直延伸的突起部。隔离层被布置在上表面上方且在界面处与第一硅层交集，并且第二硅层布置在隔离层上方。还提供了一种制造半导体衬底的方法。本发明专利技术还提供了一种集成电路以及形成绝缘体上硅(SOI)衬底的方法。

【技术实现步骤摘要】

本专利技术涉及半导体领域，更具体地，涉及提高RF(射频)器件性能的衬底制造方法。
技术介绍
集成芯片形成在包括半导体材料的衬底上。通常，集成芯片形成在包括半导体材料固态层的块体衬底上。最近几年，已经出现作为替代品的绝缘体上硅衬底。绝缘体上硅(SOI)衬底是具有通过绝缘材料层与下面的衬底晶圆分隔开的有源硅薄层的衬底。绝缘材料层电隔离有源硅薄层与衬底晶圆，从而降低在有源硅薄层内形成的器件的漏电。有源硅薄层还提供诸如较快的开关时间和较低的操作电压的其他优势，这些优势已使SOI衬底广泛地用于诸如射频(RF)开关的RF系统的高容量制造。
技术实现思路
根据本专利技术的一个方面，提供了一种半导体衬底，包括：第一硅层，第一硅层包括上表面，上表面具有相对于上表面垂直延伸的突起部；隔离层，隔离层布置在上表面上方并且与第一硅层交集于界面处；以及第二硅层，第二硅层布置在隔离层上方。根据本专利技术的一个实施例，第一硅层的上表面包括三角形或金字塔形的突起部。根据本专利技术的一个实施例，隔离层包括氧化层。根据本专利技术的一个实施例，第二硅层包括用于一对相邻的逻辑器件的源极/漏极区。根据本专利技术的一个实施例，第二硅层包括在相邻的逻辑器件之间的浅沟槽隔离(STI)区。根据本专利技术的一个实施例，隔离层和第一硅层之间的界面具有锯齿状轮廓。根据本专利技术的一个实施例，第一硅层的晶格具有多个方向。根据本专利技术的一个实施例，隔离层包括：电荷捕获层，布置在上表面上方且被配置成捕获载流子；以及氧化层，布置在电荷捕获层的上表面上方。根据本专利技术的另一个方面，提供了一种集成电路，包括：第一硅层，第一硅层包括具有突起部和凹陷部的上表面；电荷捕获层，电荷捕获层布置在上表面上方且被配置成捕获载流子以及布置在第一硅层上方，其中，第一硅层和电荷捕获层之间的界面包括锯齿状轮廓；氧化层，氧化层布置在电荷捕获层的上表面上方；以及第二硅层，第二硅层布置在氧化层上方。根据本专利技术的一个实施例，第一硅层具有大于1kΩ/cm的电阻率。根据本专利技术的一个实施例，还包括：无源射频(RF)器件，布置在第二硅层上方。根据本专利技术的一个实施例，还包括：场效应晶体管(FET)，布置在第二硅层上方。根据本专利技术的一个实施例，还包括：金属堆叠件，布置在电连接至FET的第二硅层上方。根据本专利技术的又一个方面，提供了一种形成绝缘体上硅(SOI)衬底的方法，包括：提供具有电阻率大于1kΩ/cm的硅衬底；粗糙化硅衬底的顶面，以在顶面内形成突起部和凹陷部区；在突起部和凹陷部区上方形成电荷捕获层，其中，电荷捕获层被配置成捕获载流子；在电荷捕获层上方形成氧化层；以及在氧化层上方形成有源硅层。根据本专利技术的一个实施例，粗糙化顶面包括：在顶面上方放置光刻掩模；以及通过适当位置的光刻掩模，实施蚀刻以形成突起部和凹陷部区。根据本专利技术的一个实施例，还包括：在有源硅层中形成场效应晶体管(FET)；以及在有源硅层上方形成射频(RF)器件，其中，RF器件与FET横向分隔开。根据本专利技术的一个实施例，还包括：在有源硅层中形成逻辑器件和存储器件，其中，逻辑器件与存储器件横向分隔开。根据本专利技术的一个实施例，还包括：形成具有在1nm和1μm范围内的晶粒尺寸的电荷捕获层。根据本专利技术的一个实施例，还包括：形成未掺杂多晶硅的电荷捕获层。根据本专利技术的一个实施例，还包括：形成具有晶格的突起部和凹陷部区，晶格具有随机晶格方向。附图说明当结合附图进行阅读时，根据下面详细的描述可以更好地理解本专利技术的各方面。应该强调的是，根据工业中的标准实践，没有按比例绘制各种部件。实际上，为了清楚地讨论，可以任意地增加或减小各种部件的尺寸。图1A示出了设置在绝缘体上硅(SOI)衬底上方的集成电路(IC)的一些实施例的截面图，SOI衬底包括多相衬底层和富集电荷捕获层。图1B示出了包括多相衬底层和富集电荷捕获层的SOI衬底的截面图。图1C示出了根据本公开的一些实施例的包括多相衬底层的SOI衬底的截面图。图2示出了形成具有多相衬底层和富集电荷捕获层的SOI衬底的方法的一些实施例的流程图。图3至图9示出了说明在制造的各种阶段形成IC的方法的截面图的一些实施例以阐述图2的方法。具体实施方式下列公开提供了用于实现本公开的不同特征的多种不同实施例或实例。以下将描述组件和布置的特定实例以简化本公开。当然，这些仅是实例并且不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括其他部件可以形成在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。另外，本专利技术可以在多个实例中重复参考符号和/或标号。这种重复用于简化和清楚，并且其本身不表示所述多个实施例和/或配置之间的关系。此外，在此可使用诸如“在…之下”、“在…下面”、“下面的”、“在…上面”、“上面的”等的空间关系术语，以容易的描述如图中所示的一个元件或部件与另一元件(多个元件)或部件(多个部件)的关系。除图中所示的方位之外，空间关系术语将包括使用或操作中的装置的各种不同的方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且通过在此使用的空间关系描述符进行相应地解释。绝缘体上硅(SOI)衬底通常使用具有高电阻率的处理衬底(handlesubstrate)。高电阻率(HR)处理衬底的使用使得SOI衬底满足诸如器件对器件隔离、无源组件品质因数(Q-factor)等的应用要求。其还通过CMOS器件尺寸缩小提供了混合集成能力和提高的射频(RF)性能。所有的这些特征使得HR-Si(硅)成为对于移动集成系统而言非常有吸引力的处理衬底。然而，这种高电阻率处理衬底中的掺杂很低，这样使得施加给衬底的偏压能够导致沿着高电阻率处理衬底的顶面构建表面载流子层。该表面载流子层是低电阻层，其根据上面的埋氧层或绝缘层中存在的电荷类型可用作积累层或反转层。施加给上面的器件层(例如，有源硅薄层)内的器件的电压可与积累/反转层相互作用并且形成涡流，这样可引入导致RF信号丢失的器件串扰和/或非线性失真。为了防止这种非线性失真，SOI衬底可包括被配置成捕获载流子的电荷捕获层，电荷捕获层设置在处理衬底和绝缘层之间。通常在将处理衬底接合至绝缘层或器件层之前，通过将捕获富集(trap-rich)材料沉积到处理衬底上形成电荷捕获层。例如，在将处理晶圆接合至有源硅晶圆之前，通过将多晶硅层沉积到处理晶圆上可形成电荷捕获层。位于晶体缺陷或多晶硅晶界内的捕获中心可抑制涡流并且减少RF信号丢失，从而降低非线性失真和器件串扰。然而，这些减弱的涡流仍可引起RF信号从具有诸如电荷捕获层的SOI衬底反射。鉴于上述内容，本申请涉及一种通过电荷捕获层来提高电荷捕获的新结构和方法。因为捕获中心位于电荷捕获层的晶界内，所以本公开减小多晶硅层中的晶粒尺寸(例如，单个硅晶体的尺寸)并且相应地增加晶界的数量，这样基本富集了电荷捕获层。富集的电荷捕获层可为表面载流子增强复合，从而降低涡流和由此产生的RF丢失。为此，衬底层或高电阻硅层的上表面被粗糙化以产生多相衬底。粗糙表面或多相表面将使电荷捕获层(例如，未掺杂的多晶硅)在处理衬底上方的不同方向上生长，从而为电荷捕获层产生更小的晶粒尺寸。在一些实施例中，例如，邻近多晶硅捕获层和Si处理衬底之间本文档来自技高网...

【技术保护点】
一种半导体衬底，包括：第一硅层，所述第一硅层包括上表面，所述上表面具有相对于所述上表面垂直延伸的突起部；隔离层，所述隔离层布置在所述上表面上方并且与所述第一硅层交集于界面处；以及第二硅层，所述第二硅层布置在所述隔离层上方。

【技术特征摘要】
2015.08.31 US 14/840,1551.一种半导体衬底，包括：第一硅层，所述第一硅层包括上表面，所述上表面具有相对于所述上表面垂直延伸的突起部；隔离层，所述隔离层布置在所述上表面上方并且与所述第一硅层交集于界面处；以及第二硅层，所述第二硅层布置在所述隔离层上方。2.根据权利要求1所述的半导体衬底，其中，所述第一硅层的所述上表面包括三角形或金字塔形的突起部。3.根据权利要求1所述的半导体衬底，其中，所述隔离层包括氧化层。4.根据权利要求1所述的半导体衬底，其中，所述第二硅层包括用于一对相邻的逻辑器件的源极/漏极区。5.根据权利要求4所述的半导体衬底，其中，所述第二硅层包括在所述相邻的逻辑器件之间的浅沟槽隔离(STI)区。6.根据权利要求1所述的半导体衬底，其中，所述隔离层和所述第一硅层之间的界面具有锯齿状轮廓。7.根据权利要求1所述的半导体衬底，其中，...

【专利技术属性】
技术研发人员：徐咏恩，蔡冠智，郑国裕，陈耕佑，陈世雄，陈少宇，蔡维恭，叶玉隆，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71