在硅和硅合金中使用互补结型场效应晶体管和MOS晶体管的集成电路制造技术

本发明专利技术描述了一种在硅中使用结型场效应晶体管构造互补逻辑电路的方法。本发明专利技术理想地适用于深亚微米尺寸，尤其适于６５ｎｍ以下。本发明专利技术的基础是在增强模式下工作的互补结型场效应晶体管。ＪＦＥＴ的速度－功率性能在亚７０纳米尺寸下变得能够与ＣＭＯＳ器件相比。然而，ＪＦＥＴ的最大电源电压仍然限制在内建电势（二极管压降）以下。为了满足某些要求对外部电路的接口驱动至更高电压电平的应用，本发明专利技术还包括用于在与ＪＦＥＴ器件相同的衬底上构造ＣＭＯＳ器件的结构和方法。

【技术实现步骤摘要】
【国外来华专利技术】在硅和硅合金中使用互补结型场效应晶体管和MOS晶体管的集成电路背景领域本专利技术一般地涉及集成电路与器件，尤其涉及MOS晶体管和结型场效应 晶体管(JFET)及电路。相关领域的描述超大规模集成电路近三十年来一直趋向于按比例縮小到更小的尺寸以获 得更高的封装密度和更快的速度。当前，CMOS技术在2005年就能在亚100 纳米(nm)最小尺寸下制造了。用在100 nm以下的最小线宽按比例縮小CMOS 向集成电路的设计者提出了诸多问题。如下将突出表述按比例縮小到100 nm 以下的CMOS晶体管所面临的几个问题1. 随着栅极电介质的厚度按比例縮小使得每单位面积内栅电容的增加引 起的高开关负载，这就让CMOS的功耗成为一个大问题。2. MOS晶体管中使用的栅极电介质的厚度已经按比例降至20埃以下。栅 极电介质的薄化会导致在栅极电介质两端施加电压时会有大量的电流流过栅 极电介质。该电流即为栅极漏电流。3. 即使在栅电压减小至零的情况下，各晶体管仍在漏极和源极之间传导 有限电流。该电流即为源漏间漏电流。4. 上述效应的结果是CMOS电路即使在不活动(静态电流)的情况下仍 传导大量的电流，而这破坏了 CMOS的关键优势。因为静态电流，使得静态 功率或即由CMOS芯片在不活动时耗散的功率就会变得相当大，并且在温度 接近100摄氏度时，静态功耗会变得几乎与CMOS电路的动态功耗相等。随 着CMOS技术按比例縮小到65nm，漏电流的问题也变得愈发严重。这一趋势 会随着技术进一步縮小至45 nm或更小线宽而继续。5. CMOS设计规则的横向按比例縮小已经无法伴随有特征尺寸的竖向按比例縮小了，从而导致了带有极大纵横比的三维结构。例如，在多晶硅栅横向尺寸减少了 90%以上时，多晶硅栅的高度仅降低了 50%。间隔物(用于将 栅与重掺杂的源和漏区隔开的CMOS晶体管的部件)的尺寸依赖于多晶硅的 高度，所以它无法与横向尺寸呈比例縮小。随着竖向尺寸的按比例縮小而变得 更为困难的工序包括浅源和漏区的形成，在不引起结漏电流情况下对它们的硅 化，以及蚀刻向源和漏区的接触孔并对其进行填充。6.本领域普通技术人员周知测量电源漏电流作为有效观察面(screen)来 检测在器件制造中引入的缺陷。这一方法有时会被本领域普通技术人员称为 Iddq测试。本方法对最小线宽在350 nm以上的CMOS有效。将CMOS按比例 縮小最小线宽到350 nm以下会使其固有漏电流增加到可以与缺陷诱发的漏电流相比较的量级，这就使得Iddq测试趋于无效。偏压MOS器件的阱电压来消除固有漏电流则会引入新的漏电流成分，诸如栅极漏电流、结隧道漏电流等。 现有的结型场效应晶体管追溯到首次报道它们的二十世纪五十年代。从那 以后，已经在许多文献中包含了这些晶体管，诸如Simon Sze的半导体器件 的物理学(Physics of Semiconductor Devices)以及Andy Grove的半导体器 件的物理学与技术(PhysicsandTechnology of Semiconductor Devices)。结型 场效应晶体管则在基本和复合半导体两者中都有所报道。已经对带有结型场效应晶体管的各种电路进行了报道，如下 诸如Nanver和Goudena在正EE电子器件学报1988年巻35第11期的第1924 至1933页发表的对集成高频p沟道JFET的设计考虑(Design considerations for Integrated High-Frequency p- Channel JFET's , IEEE Transactions Electron Devices, vol. 35, No. 11, 1988, pp, 1924 — 1933)。O. Ozawa在IEEE电子器件学报1980年巻ED-27第11期的第2115至2123 页发表的类似三极管的硅垂直沟道JFET的电学性质(ElectricalProperties of a Triode Like Silicon Vertical Channel JFET, IEEE Transcations Electron Devices vol. ED-27,No. 11, 1980， pp. 2115-2123)。H.Takanagi和G.Kano在IEEE固态电路期刊1975年12月巻SC-10第6 期的第509至515页发表的互补JFET负电阻器件(Complementary JFETNegative-Resistance Devices, IEEE Journal of Solid State Circuits, vol. SC-IO, No. 6, December 1975, pp. 509-515)。A.Hamade和J.Albarran在IEEE固态电路期刊1978年12月巻SC-16第6 期发表的JFET/双极型八沟道模拟多路复用器(A JFET/Bipolar Eight-Channel Analog Multiplexer IEEE Journal of Solid State Circuits, vol.SC-16, No. 6， December 1978)。KXehovec和R.Zuleeg在IEEE电子器件学报1980年6月巻ED-27第6期 发表的用于集成逻辑的GaAs FET的分析(Analysis of GaAs FET' s for Integrated Logic, JIEEE Transaction on Electron Devices, vol. ED-27, No. 6， June 1980)。此外，由R. Zuleeg于1985年8月4日发表的题为互补GaAS逻辑 (Complementary GaAs Logic)的报告也引用为现有技术。作者还将此素材发 表在1984年的电子器件快报(Electron Device Letters)上的题为双倍注入 GaAs互补JFET (Double Implanted GaAs Complementary JFET' s)的论文中。常规n沟道JFET的代表性结构如图8中所示。JFET在n型衬底810内形 成。它包含在标记为818的p阱区域内。JFET的主体示出为820，它是一个n 型扩散的区域，其中包括源(832)、沟道(838)和漏(834)区。栅区(836) 是p型，通过向衬底内扩散形成。对源、漏和栅区的接触分别标记为841、 842 和840。 JFET的临界尺寸是栅长度，标记为855。它由最小接触孔尺寸850加 上确保栅区围绕栅接触所需的必要重叠来确定。栅长度855明显大于850。现 有JFET的这一特征构造限制了这些器件的性能，因为沟道长度充分大于最小 特征尺寸。此外，栅分别对漏和源区扩散861和862的竖向侧壁电容也相当大。 栅-漏侧壁电容形成了密勒(Miller)电容——该术语为本领域普通技术人员所 知——从而显著限制了器件的高频性能。因此，期望具有一种集成电路和器件结构以及一种制造方法来解决随着几 何尺寸持续按比例縮小出现的上述问题。可任选地，还希望使用类似于制造 CMOS器件的方法来制造这一新的集成电路本文档来自技高网...

【技术保护点】
一种结型场效应晶体管，包括：　具有第一传导类型的半导体衬底；　具有与所述第一传导类型相反的第二传导类型的阱区，所述阱区在所述半导体衬底内形成并且邻近所述半导体衬底的表面；　由电介质材料构成的绝缘区，所述绝缘区在所述半导体衬底内形成并且邻近所述半导体衬底表面；其中所述绝缘区围绕所述阱区；　在所述阱区内形成并且邻近所述半导体衬底表面的具有所述第一传导类型的第一和第二非重叠区；其中所述第一和所述第二区分别形成所述结型场效应晶体管的所述源极和漏极区；　具有所述第二传导类型的栅极电极区，包括在所述源极和漏极区之间与所述半导体层相重叠的第一部分；与所述源极和漏极区的部分相重叠的第二部分；以及与所述绝缘区的部分相重叠的第三部分；　具有所述第二传导类型的栅极区，所述栅极区紧接在所述栅极电极的整个第一部分之下而在所述阱区内形成，其中所述栅极区具有从所述栅极电极区掺杂的杂质浓度；以及　具有所述第一传导类型的沟道区，所述沟道区紧接在所述整个栅极区之下而在所述阱区内形成。

【技术特征摘要】
【国外来华专利技术】US 2005-10-28 11/261,8731.一种结型场效应晶体管，包括具有第一传导类型的半导体衬底；具有与所述第一传导类型相反的第二传导类型的阱区，所述阱区在所述半导体衬底内形成并且邻近所述半导体衬底的表面；由电介质材料构成的绝缘区，所述绝缘区在所述半导体衬底内形成并且邻近所述半导体衬底表面；其中所述绝缘区围绕所述阱区；在所述阱区内形成并且邻近所述半导体衬底表面的具有所述第一传导类型的第一和第二非重叠区；其中所述第一和所述第二区分别形成所述结型场效应晶体管的所述源极和漏极区；具有所述第二传导类型的栅极电极区，包括在所述源极和漏极区之间与所述半导体层相重叠的第一部分；与所述源极和漏极区的部分相重叠的第二部分；以及与所述绝缘区的部分相重叠的第三部分；具有所述第二传导类型的栅极区，所述栅极区紧接在所述栅极电极的整个第一部分之下而在所述阱区内形成，其中所述栅极区具有从所述栅极电极区掺杂的杂质浓度；以及具有所述第一传导类型的沟道区，所述沟道区紧接在所述整个栅极区之下而在所述阱区内形成。2. 如权利要求1所述的结型场效应晶体管，其特征在于，所述半导体衬 底包括从由硅、锗、碳化硅和硅锗碳合金组成的组中选出的材料。3. 如权利要求2所述的结型场效应晶体管，其特征在于，所述沟道区和 所述栅极区由在所述半导体衬底上外延沉积的硅锗碳合金材料构成。4. 如权利要求1所述的结型场效应晶体管，其特征在于，所述栅极电极 区包括多晶硅。5. 如权利要求1所述的结型场效应晶体管，其特征在于，所述栅极电极 区包括硅锗碳合金。6. 如权利要求1所述的结型场效应晶体管，其特征在于，所述栅极电极 区包括多个硅锗碳合金层。7. 如权利要求1所述的结型场效应晶体管，其特征在于，还包括在所述 栅极电极区的第三部分上形成的栅极接触区。8. 如权利要求l所述的结型场效应晶体管，其特征在于，还包括 在所述源极区上形成的源极接触区； 在所述漏极区上形成的漏极接触区；以及 在所述阱区上形成的阱接触区。9. 如权利要求8所述的结型场效应晶体管，其特征在于，还包括 与所述栅极电极区的顶面、所述源极区的顶面、所述漏极区的顶面以及所述阱区的顶面相重叠的硅化物层；以及由电介质材料构成并与所述栅极电极区的一个或多个侧壁相重叠的间隔 物层。10. 如权利要求8所述的结型场效应晶体管，其特征在于，还包括在所述 半导体衬底上形成并与所述源极接触区、所述漏极接触区、所述栅极电极区和 所述阱接触区相重叠的电介质层；其中所述源极接触区、所述漏极接触区、所述栅极电极区和所述阱接 触区由多晶硅层形成；其中所述多晶硅层基本上是平坦的；其中所述多晶硅层被图案化并蚀刻，以形成所述源极接触区、所述漏 极接触区、所述栅极电极区和所述阱接触区；以及其中所述电介质层被图案化并蚀刻，以形成与所述源极接触区、所述 漏极接触区、所述栅极电极区和所述阱接触区深度基本上相同的接触孔。11. 如权利要求8所述的结型场效应晶体管，其特征在于-其中所述源极区包括第一源极区和第二源极区；其中所述第一源极区连接至所述第二源极区和所述沟道区； 其中所述第一源极区的杂质浓度由独立于所述源极接触区的掺杂步 骤控制；其中所述第二源极区仅在所述源极接触区之下形成； 其中所述第二源极区不与所述沟道区相接触；其中所述第二源极区具有从一源中掺杂的杂质浓度，该源是从由所述 源极接触区、离子注入区以及所述源极接触区和离子注入区的组合所组成 的组中选出的；其中所述漏极区包括第一漏极区和第二漏极区；其中所述第一漏极区连接至所述第二漏极区和所述沟道区； 其中所述第一漏极区的杂质浓度由独立于所述漏极接触区的掺杂步骤控制；其中所述第二漏极区仅在所述漏极接触区之下形成； 其中所述第二漏极区不与所述沟道区相接触；其中所述第二漏极区具有从一源中掺杂的杂质浓度，该源是从由所述 漏极接触区、离子注入区以及所述漏极接触区和离子注入区的组合所组成 的组中选出的。12. 如权利要求11所述的结型场效应晶体管，其特征在于，在所述第二 源极区和所述沟道区之间的间距独立于在所述第二漏极区和所述沟道区之间 的间距。13. —种MOS晶体管，包括 具有第一传导类型的半导体衬底；具有与所述第一传导类型相反的第二传导类型的阱区，所述阱区在所述半 导体衬底内形成并且邻近所述半导体衬底的表面；由电介质材料构成的绝缘区，所述绝缘区在所述半导体衬底内形成并且邻 近所述半导体衬底表面；其中所述绝缘区围绕所述阱区；在所述阱区内形成并且邻近所述半导体衬底表面的具有所述第一传导类 型的第一和第二非重叠区；其中所述第一和所述第二区分别形成所述MOS晶 体管的所述源极和漏极区；由半导体氧化物或氮化氧化硅构成的栅极电介质层；在所述源极和漏极区之间紧接在所述半导体衬底之上形成；具有所述第二传导类型的栅极区，包括与所述栅极电介质层相重叠的第一 部分；与所述源极和漏极区的部分相重叠的第二部分；以及与所述绝缘区的部 分相重叠的第三部分；在所述源极区上形成的源极接触区； 在所述漏极区上形成的漏极接触区；在所述阱区上形成的阱接触区；其中所述源极区包括第一源极区和第二源极区；其中所述第一源极区连接至所述第二源极区和所述紧接在栅极电介 质层之下的区域；其中所述第一源极区的杂质浓度由独立于所述源极接触区的掺杂步 骤控制；其中所述第二源极区仅在所述源极接触区之下形成； 其中所述第二源极区不与所述紧接在栅极电介质层之下的区域相接触；其中所述第二源极区具有从一源中掺杂的杂质浓度，该源是从由所述 源极接触区、离子注入区以及所述源极接触区和离子注入区的组合所组成 的组中选出的； 其中所述漏极区包括第一漏极区和第二漏极区；其中所述第一漏极区连接至所述第二漏极区和所述紧接在栅极电介 质层之下的区域；其中所述第一漏极区的杂质浓度由独立于所述漏极接触区的掺杂步 骤控制；其中所述第二漏极区仅在所述漏极接触区之下形成； 其中所述第二漏极区不与所述紧接在栅极电介质层之下的区域相接触；其中所述第二漏极区具有从一源中掺杂的杂质浓度，该源是从由所述 漏极接触区、离子注入区以及所述漏极接触区和离子注入区的组合所组成 的组中选出的。14. 如权利要求13所述的MOS晶体管，其特征在于，在所述第一源极 区和所述紧接在栅极电介质层之下的区域之间的间距独立于在所述第一漏极 区和所述紧接在栅极电介质层之下的区域之间的间距。15. 如权利要求13所述的MOS晶体管，其特征在于，所述半导体衬底 包括从由硅、锗、碳化硅和硅锗碳合金组成的组中选出的材料。16. 如权利要求13所述的MOS晶体管，其特征在于，还包括在所述半 导体衬底顶上形成并与所述源极接触区、所述漏极接触区、所述栅极区和所述 阱接触区相重叠的电介质层；其中所述源极接触区、所述漏极接触区、所述栅极区和所述阱接触区由多 晶硅层形成；其中所述多晶硅层基本上是平坦的；其中所述多晶硅层被图案化并蚀刻，以形成所述源极接触区、所述漏 极接触区、所述栅极区和所述阱接触区；以及其中所述电介质层被图案化并蚀刻，以形成与所述源极接触区、所述 漏极接触区、所述栅极区和所述阱接触区深度基本上相同的接触孔。17. —种包括一个或多个器件的电子电路，其特征在于，在所述电子电路 中的至少一个器件包括如权利要求1所述的结型场效应晶体管。18. 如权利要求17所述的电子电路，其特征在于，在所述电子电路中的 至少一个器件包括MOS晶体管。19. 如权利要求17所述的电子电路，其特征在于，在所述电子电路中的 至少一个器件包括双极型晶体管。20. —种包括一个或多个器件的电子电路，其特征在于，在所述电子电路 中的至少一个器件包括如权利要求13所述的MOS晶体管。21. 如权利要求20所述的电子电路，其特征在于，在所述电子电路中的 至少一个器件包括如权利要求1所述的结型场效应晶体管。22. 如权利要求20所述的电子电路，其特征在于，在所述电子电路中的 至少一个器件包括双极型晶体管。23. —种用于制造一个或多个半导体器件的方法，包括步骤如下； 在第一传导类型的半导体衬底中构造一个或多个隔离区，所述隔离区用电介质材料填充；在所述半导体衬底内掺杂一个或多个区域以形成具有所述第一传导类型 的一个或多个阱区以及具有与所述第一传导类型相反的第二传导类型的一个 或多个阱区；在所述一个或多个阱区内形成一个或多个沟道区，其中每个沟道区的传导类型与所述对应阱区的传导类型相反；在所述半导体衬底上沉积第一半导体层；在每个阱区上选择性地掺杂所述第一半导体层，以掺杂一个或多个漏极接 触区、 一个或多个源极接触区、 一个或多个栅极电极区、以及一个或多个阱接 触区；其中每个漏极和源极区用与所述对应阱区的传导类型相反的传导类型掺 杂；其中每个栅极电极和阱接触区用所述对应阱区的传导类型掺杂；在所述第一半导体层顶部沉积第一电介质层，以形成阻挡层；掩模并蚀刻所述第一半导体层以形成一个或多个漏极接触区、一个或多个 源极接触区、 一个或多个栅极电极区、以及一个或多个阱接触区；通过离子注入在一个或多个阱区内形成一个或多个第一源极区和一个或 多个第一漏极区；其中每个第一源极区在紧接于源极接触区之下的区域和沟道区之间 连接；其中每个第一漏极区在紧接于漏极接触区之下的区域和沟道区之间 连接；以及其中每个第一源极区和每个第一漏极区用与所述对应阱区的传导类 型相反的传导类型注入；对带有所述第一半导体层和所述第一电介质层的所述半导体衬底退火； 用电介质材料填充在所述掩模和蚀刻步骤期间在所述第一半导体层内蚀 刻出的所述区域，以形成平坦表面； 无选择性地移除所述阻挡层； 在所述第一半导体层顶部选择性地形成硅化物；在所述半导体衬底上沉积第二电介质层并进行蚀刻以形成接触孔；以及 在所述半导体衬底上沉积并蚀刻一个或多个金属层以形成互连。24.如权利要求23所述的方法，其特征在于，所述退火步骤包括 在每个栅极电极区之下形成栅极区，其中所述栅极区具有从所述栅极电极区掺杂的杂质浓度；在每个源极接触区之下形成第二源极区，其中所述第二源极区具有从所述源极接触区掺杂的杂...

【专利技术属性】
技术研发人员：AK卡泊，
申请(专利权)人：DSM解决方案股份有限公司，
类型：发明
国别省市：US[美国]