具有与晶体管长度脱钩的栅极硅长度的触点几何制造技术

本发明专利技术涉及具有与晶体管长度脱钩的栅极硅长度的触点几何，提供用于形成半导体器件的方法。在一个实施例中，提供具有栅极绝缘层和形成在栅极绝缘层上的栅极电极结构的栅极结构。所述方法提供沿平行于连接源极和漏极的方向延伸的方向相对于栅极绝缘层减少栅极电极结构的尺寸。提供一种具有包括栅极绝缘层和形成在栅极绝缘层上方的栅极电极结构的栅极结构的半导体器件，其中相对于栅极绝缘层的尺寸，栅极电极结构沿着与从源极到漏极导向的方向基本上平行的方向延伸的尺寸是减少的。根据一些实例，提供具有与由栅极结构所促成的沟道宽度脱钩的栅极硅长度的栅极结构。

【技术实现步骤摘要】
具有与晶体管长度脱钩的栅极硅长度的器件及其形成方法
在一般情况下，本公开内容涉及在集成电路的半导体器件中触点的几何形状。本公开内容涉及，特别是保持晶体管长度时，具有与晶体管长度脱钩的栅极硅长度的器件结构。
技术介绍
通过使用多个互连的场效应晶体管（FET），实现大多数当今的集成电路（IC），FET也称为金属氧化物半导体场效应晶体管（MOSFET），或简称为MOS晶体管。通常，通过形成在具有给定表面积的芯片上的数以百万计的MOS晶体管实施当今的集成电路。在MOS晶体管中，通过通常设置在形成在MOS晶体管的源极和漏极之间的沟道区域上方的栅极控制流过沟道的电流，无论晶体管为PMOS晶体管或NMOS晶体管。对于控制MOS晶体管，施加电压到晶体管的栅极，而当施加的电压大于阈值电压，电流会流过沟道，所述阈值电压相当程度地依赖于晶体管的性能，如尺寸，材质等。在努力构建具有更多数量的晶体管和更快的半导体器件的集成电路上，在半导体技术中朝着超大规模集成(ULSI）的趋势已导致大小不断降低的集成电路，因而缩小MOS晶体管的尺寸。在现今的半导体技术中，微电子器件的最小特征尺寸已经逼近深亚微米制度，以便满足本文档来自技高网...

【技术保护点】
一种用于形成半导体器件的方法，所述方法包含：在半导体基板中设置有源区域；在所述有源区域中形成栅极结构，所述栅极结构包括栅极绝缘层和具有栅极金属层的栅极电极结构；施加修整过程到所述栅极电极结构以从所述栅极电极结构去除具有第一侧壁厚度的材料；和在所述经修整栅极结构上形成间隔体结构，所述间隔体结构具有至少一不小于所述第一侧壁厚度的第二侧壁厚度。

【技术特征摘要】
2013.03.11 US 13/792,7301.一种用于形成半导体器件的方法，所述方法包含：在半导体基板中设置有源区域；在所述有源区域中形成栅极结构，所述栅极结构包括栅极绝缘层和具有栅极金属层的栅极电极结构；施加修整过程到所述栅极电极结构以从所述栅极电极结构去除具有第一侧壁厚度的材料，使得所述栅极金属层的暴露表面不被所述栅极电极结构所覆盖；和在所述经修整栅极结构上形成间隔体结构，所述间隔体结构具有至少一不小于所述第一侧壁厚度的第二侧壁厚度。2.根据权利要求1所述的方法，还包括在形成所述间隔件结构之后施加硅化过程。3.根据权利要求1所述的方法，所述修整过程包括对所述栅极电极结构执行等向性蚀刻过程，以暴露所述栅极绝缘层和所述栅极金属层的至少一者的上表面部份。4.根据权利要求1所述的方法，还包括在所述半导体基板中界定掺杂区域，所述掺杂区域相对于所述间隔体结构为对齐。5.根据权利要求1所述的方法，所述栅极绝缘层包括高k材料。6.根据权利要求1所述的方法，其特征在于，形成所述栅极结构包括在所述栅极结构旁形成虚拟间隔体结构，执行一个或多个植入序列用于形成源极/漏极区域、源极/漏极延伸区域和晕区域的至少一者。7.根据权利要求6所述的方法，还包括在施加所述修整过程前除去所述虚拟间隔体结构。8.一种用于形成半导体器件的方法，包括：在半导体基板的有源区域中形成栅极结构，所述栅极结构包括高k栅极绝缘层、栅极金属层和多晶硅材料；暴露所述高k栅极绝缘层和所述栅极金属层的至少一者的上表面部份，使得所述高k栅极绝缘层和所述栅极金属层的所述至少一者的暴露上表面部份不被所述多晶硅材料所覆盖；和在所述栅极结构上形成间隔体结构，以覆盖暴露出的上表面部分。9.根据权利要求8所述的方法，还包括在所述多晶硅材料中形成硅化栅极区域，所述硅化栅极区域相对于所述间隔体结构为对齐。10.根据权利要求8所述的方法，其特征在于，暴露上表面部分包括执行对于所述高k栅极绝缘材料具有硅的高选择性的等向性硅蚀刻过程。11.一种用于形成半导体器件的方法，包括：在半导体器件的有源区域中图案化栅极电极堆叠，所述栅极电极堆叠包括栅极绝缘层和设置在所述栅极绝缘层上的栅极金属层；回蚀刻...

【专利技术属性】
技术研发人员：J·亨治尔，S·弗莱克豪斯基，R·里克特，P·扎沃卡，
申请(专利权)人：格罗方德半导体公司，
类型：发明
国别省市：开曼群岛;KY