本发明专利技术涉及具有与晶体管长度脱钩的栅极硅长度的触点几何，提供用于形成半导体器件的方法。在一个实施例中，提供具有栅极绝缘层和形成在栅极绝缘层上的栅极电极结构的栅极结构。所述方法提供沿平行于连接源极和漏极的方向延伸的方向相对于栅极绝缘层减少栅极电极结构的尺寸。提供一种具有包括栅极绝缘层和形成在栅极绝缘层上方的栅极电极结构的栅极结构的半导体器件，其中相对于栅极绝缘层的尺寸，栅极电极结构沿着与从源极到漏极导向的方向基本上平行的方向延伸的尺寸是减少的。根据一些实例，提供具有与由栅极结构所促成的沟道宽度脱钩的栅极硅长度的栅极结构。
【技术实现步骤摘要】
具有与晶体管长度脱钩的栅极硅长度的器件及其形成方法
在一般情况下，本公开内容涉及在集成电路的半导体器件中触点的几何形状。本公开内容涉及，特别是保持晶体管长度时，具有与晶体管长度脱钩的栅极硅长度的器件结构。
技术介绍
通过使用多个互连的场效应晶体管（FET），实现大多数当今的集成电路（IC），FET也称为金属氧化物半导体场效应晶体管（MOSFET），或简称为MOS晶体管。通常，通过形成在具有给定表面积的芯片上的数以百万计的MOS晶体管实施当今的集成电路。在MOS晶体管中，通过通常设置在形成在MOS晶体管的源极和漏极之间的沟道区域上方的栅极控制流过沟道的电流，无论晶体管为PMOS晶体管或NMOS晶体管。对于控制MOS晶体管，施加电压到晶体管的栅极，而当施加的电压大于阈值电压，电流会流过沟道，所述阈值电压相当程度地依赖于晶体管的性能，如尺寸，材质等。在努力构建具有更多数量的晶体管和更快的半导体器件的集成电路上，在半导体技术中朝着超大规模集成(ULSI）的趋势已导致大小不断降低的集成电路，因而缩小MOS晶体管的尺寸。在现今的半导体技术中，微电子器件的最小特征尺寸已经逼近深亚微米制度，以便满足对更快和更低功耗的微处理器和数字电路的需求，并且大体上，具有较高能量效率的半导体器件结构。通常由被确定为对于正在制造的器件的正常运行很重要的线或空间的宽度或长度尺寸表示临界尺寸（CD），而且，临界尺寸还决定了器件性能。因此，IC性能的持续进步已使得IC设计者将CD推向更小的尺度，这允许增加IC结构的集成密度。很容易看出集成度取决于代表IC的核心建筑构件的MOS晶体管的尺寸。表征晶体管大小的一个重要参数是由接触聚间距（contactedpolypitch;CPP）表示，它表示源极触点和漏极触点之间的距离度量，或者测量晶体管的源极和漏极之间的间距。在当前的半导体技术中，CPP已经降低到约80nm。所述CPP的缩小伴随着栅极电极的CD，特别是，栅极电极长度的尺寸的缩放。在一个技术节点的栅极长度可粗略估计为CPP的四分之一。例如，192nm的CPP具有大约49nm的栅极CD，130nm的CPP具有大约32nm的栅极CD，并且113nm的CPP具有大约28nm的栅极CD。图1显示中段（MEOL）制造过程期间的传统半导体器件，其中形成源极触点结构、漏极触点结构和栅极电极触点结构。图1显示一个半导体基板100和布置在半导体基板100的表面上的两个栅极电极结构120和140。如图1中示意性地描绘，源极区域和漏极区域112、114和116形成在半导体基板100内在各个栅极电极结构120和140旁，并没有明确地示出源极和漏极扩展和晕区。栅极电极结构120包含栅极绝缘层124、栅极电极层126和形成在栅极电极层126上方的栅极硅化物164。在栅极电极结构120的每一侧形成有间隔体结构128。相应地，栅极电极结构140包含栅极绝缘层144、栅极电极层146和形成在栅极电极层146上的栅极硅化物168。在栅极电极结构140的每一侧形成有侧壁间隔体148。栅极电极结构120的长度尺寸是由箭头122示意性地表示，并且基本上界定了在源极和漏极区域114和116之间延伸的沟道区域的长度。相应地，栅极电极结构140具有由箭头142示意性地表示的长度尺寸，并且基本上界定了在源极和漏极区域112和114之间延伸的沟道区域的长度。触点160示意性地表示用于接触包含栅极电极结构120和140之一的晶体管结构的源极和漏极的触点。所述触点被布置在源极或漏极区域114上。根据图1中的图示，将CPP示意性地描绘为源极和漏极区域114和116之间的间距。在一个技术节点，CPP比变量更能表示出给定数量，因此，可从图1的图示理解到，CPP连同沟道长度122界定了在两个相邻栅极电极结构120和140之间触点160可座落的空间。例如在图1中表示的一个触点几何可以是由两个参数进一步参数化，如图1示意性地描绘的“a”和“b”。这里，参数“b”表征触点160和栅极电极结构120的栅极电极堆叠124和126之间的距离，以及参数“a”表征触点160和栅极硅化物126之间的距离。参考图1，本领域技术人员可理解将CPP缩小到更小的尺寸会，首先，产生具有更小的参数“a”和“b”的触点几何。当着眼于更小的技术节点时，关于触点的几何会出现几个问题，并且这些问题在更小尺度会变得越来越重要。当减小晶体管的沟道长度时，源极/漏极和沟道之间的耦合变得更强，使得阈值电压是对于具有短栅极长度的晶体管实际上会降低，通常被称为Vth的滚降。对于一个给定的CPP，栅极宽度（例如，图1中的参考标号122）因此必须为尽可能大，从而导致参数“a”的要求变得更小。又，一个触点（例如，图1中的参考标号160）的临界尺寸CD必须是尽可能地大，以便界定足够的空间让所述触点（例如，图1中的参考标号160）可座落在两个相邻的栅极电极结构（例如，图1中的参考标号120和140）之间。然而，在任何情况下，预期参数“a”会比参数“b”更小，特别是，参数“a”对于CA-PC泄漏来说是至关重要，其取决于形成在栅极电极层（例如，图1中的参考标号126）上的栅极硅化物（例如，图1中的参考标号164）和触点之间的距离和触点（例如，参考图1中标号160）的触点锥度角。当在固定的栅极长度下通过减少触点（例如，参考图1中标号160）的CD增加参数“a”时，触点（例如，参考图1中标号160）的触点电阻增大，并且因此，会产生具有高触点电阻的晶体管结构。结果，现今在小技术节点的半导体器件越来越遭受了产量损失和低器件性能，并且具有高器件可变性和器件特性的波动。因此，希望能提供具有较小的CPP和较小的参数“a”的触点几何而不会不利地影响缩小的晶体管的性能。还希望提供在一给定的技术节点能维持足够大的参数“a”的触点几何。鉴于上述讨论，需要一种用于形成半导体器件的方法和一种半导体器件结构，其提供低产量损失和较低的触点电阻，同时保持高的器件性能或者甚至增加与器件性能，并且具有较小的器件可变性和器件特性的波动。
技术实现思路
于下方提出本专利技术的简要概述以提供本专利技术的一些方向的基本了解。此摘要并非本专利技术的详尽概述。不意图辨认本专利技术的主要或关键组件或勾画本专利技术的范围。其唯一目的是以简单的方式提供一些概念作为稍后讨论的更详细说明的序幕。根据本公开内容的一些方面，提供一种用于形成半导体器件的方法。在一些示例性实施例中，形成栅极结构，栅极结构包含栅极绝缘层和形成在栅极绝缘层上的栅极电极结构。根据一些示例性实施例的方法还包括沿平行于连接源极和漏极的方向延伸的方向相对于栅极绝缘层减少栅极电极结构的尺寸。根据本公开内容的其它方面，提供一种具有栅极结构的半导体器件结构。根据一些示例性实施例，栅极结构包括栅极绝缘层和形成在栅极绝缘层上方的栅极电极结构，其中栅极电极结构沿着与从源极到漏极导向的方向基本上平行的方向延伸的尺寸相对于沿所述方向的栅极绝缘层的尺寸是减少的。在一些示例性实例中，可设置具有与由栅极结构所促成的沟道宽度脱钩的栅极硅长度的经修整的栅极结构。根据本公开内容的一个示例性实施例，提供一种用于形成半导体器件的方法，所述方法包括在半导体基板中提供有源区域，在所述有源区域中形成栅极结本文档来自技高网...
【技术保护点】
一种用于形成半导体器件的方法，所述方法包含：在半导体基板中设置有源区域；在所述有源区域中形成栅极结构，所述栅极结构包括栅极绝缘层和具有栅极金属层的栅极电极结构；施加修整过程到所述栅极电极结构以从所述栅极电极结构去除具有第一侧壁厚度的材料；和在所述经修整栅极结构上形成间隔体结构，所述间隔体结构具有至少一不小于所述第一侧壁厚度的第二侧壁厚度。
【技术特征摘要】
2013.03.11 US 13/792,7301.一种用于形成半导体器件的方法，所述方法包含：在半导体基板中设置有源区域；在所述有源区域中形成栅极结构，所述栅极结构包括栅极绝缘层和具有栅极金属层的栅极电极结构；施加修整过程到所述栅极电极结构以从所述栅极电极结构去除具有第一侧壁厚度的材料，使得所述栅极金属层的暴露表面不被所述栅极电极结构所覆盖；和在所述经修整栅极结构上形成间隔体结构，所述间隔体结构具有至少一不小于所述第一侧壁厚度的第二侧壁厚度。2.根据权利要求1所述的方法，还包括在形成所述间隔件结构之后施加硅化过程。3.根据权利要求1所述的方法，所述修整过程包括对所述栅极电极结构执行等向性蚀刻过程，以暴露所述栅极绝缘层和所述栅极金属层的至少一者的上表面部份。4.根据权利要求1所述的方法，还包括在所述半导体基板中界定掺杂区域，所述掺杂区域相对于所述间隔体结构为对齐。5.根据权利要求1所述的方法，所述栅极绝缘层包括高k材料。6.根据权利要求1所述的方法，其特征在于，形成所述栅极结构包括在所述栅极结构旁形成虚拟间隔体结构，执行一个或多个植入序列用于形成源极/漏极区域、源极/漏极延伸区域和晕区域的至少一者。7.根据权利要求6所述的方法，还包括在施加所述修整过程前除去所述虚拟间隔体结构。8.一种用于形成半导体器件的方法，包括：在半导体基板的有源区域中形成栅极结构，所述栅极结构包括高k栅极绝缘层、栅极金属层和多晶硅材料；暴露所述高k栅极绝缘层和所述栅极金属层的至少一者的上表面部份，使得所述高k栅极绝缘层和所述栅极金属层的所述至少一者的暴露上表面部份不被所述多晶硅材料所覆盖；和在所述栅极结构上形成间隔体结构，以覆盖暴露出的上表面部分。9.根据权利要求8所述的方法，还包括在所述多晶硅材料中形成硅化栅极区域，所述硅化栅极区域相对于所述间隔体结构为对齐。10.根据权利要求8所述的方法，其特征在于，暴露上表面部分包括执行对于所述高k栅极绝缘材料具有硅的高选择性的等向性硅蚀刻过程。11.一种用于形成半导体器件的方法，包括：在半导体器件的有源区域中图案化栅极电极堆叠，所述栅极电极堆叠包括栅极绝缘层和设置在所述栅极绝缘层上的栅极金属层；回蚀刻...
【专利技术属性】
技术研发人员：J·亨治尔，S·弗莱克豪斯基，R·里克特，P·扎沃卡，
申请(专利权)人：格罗方德半导体公司，
类型：发明
国别省市：开曼群岛;KY
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