用于无内嵌式SiGe的HKMG技术中的改良型硅化物形成制造技术

本发明专利技术涉及用于无内嵌式SiGe的HKMG技术中的改良型硅化物形成，在形成尖端P通道晶体管时，半导体合金层形成于包括晶体管主动区的半导体层的表面上。当金属硅化物层相连于此半导体合金层而形成时，观察到金属硅化物层凝聚至隔离团簇内。为了解决这个问题，本发明专利技术提出一种方法及一种半导体装置，其中半导体合金层位在晶体管的源极与漏极区上的部分在形成金属硅化物层前予以移除。按照此方式，所形成的金属硅化物层是相连于半导体层而未相连于半导体合金层。

【技术实现步骤摘要】
用于无内嵌式SiGe的HKMG技术中的改良型硅化物形成
基本上，本揭露是关于集成电路，并且更尤指包含硅/锗合金层沉积在晶体管的主动区表面上的晶体管。
技术介绍
电子设备朝向愈加复杂集成电路的持续趋势是要求减小电子装置的尺寸，以便达到愈来愈高的集成密度。晶体管在目前的集成电路中为主导性电路元件。在目前可得如微处理器、CPUs、存储晶片及诸如此类的复杂集成电路中，目前可提供数百万个晶体管。接着至关重要的是，为了实现高集成密度，集成电路中所含括晶体管的典型尺寸具有尽可能小的典型尺寸。在各种集成电路制造技术中，CMOS技术目前是最有前途的方法，因为其能够依据操作速度、功率消耗及成本效益生产特性优越的装置。在CMOS电路中，互补式晶体管，也就是P通道晶体管与N通道晶体管，是用于形成如反相器和其它逻辑栅之类的电路元件以设计高度复杂的电路总成。在使用CMOS技术制造复杂集成电路期间，百万个晶体管，也就是N通道晶体管与P通道晶体管，是于衬底所支撑的半导体层内所界定的主动区中形成。目前，大部分集成电路形成于其中的层件是由可以结晶、多晶或非晶形式提供的硅所制成。举例来说，可将如掺杂原子或离子等其它材料引进原始半导体层。MOS晶体管或一般讲的场效晶体管，无论考虑的是N通道晶体管或P通道晶体管，都包含以同种类掺质高度掺杂的源极与漏极区。接着，在漏极与源极间布置反相或弱式掺杂通道区。通道区的导电性，也就是导电通道的驱动电流能力，可受于通道区附近所形成并且通过薄绝缘层与其分离的栅极电极所控制。除了别的之外，通道区的导电性还取决于电荷载子的迁移率，以及介于源极与漏极区之间，沿着晶体管宽度方向，也称为通道长度的距离。例如，通过缩减通道长度，得以降低通道电阻率。因此，可通过缩减晶体管通道长度而提升晶体管的切换速度并且使其驱动电流更高。然而，无法无限制缩减晶体管通道长度而不引发其它问题。例如，栅极电极与通道间的电容随着通道长度缩减而降低。此效应接着必须通过缩减栅极与通道间的绝缘层的厚度而予以补偿。例如，对于大约80纳米(nm)的栅极长度而言，高速晶体管元件中可必需有基于2纳米厚度的二氧化硅的栅极介电材料。然而，绝缘层如此小的厚度可能导致漏电流增加，此漏电流是由穿过极薄栅极介电材料的电荷载子的热载子注射及直接穿隧所造成。由于基于栅极介电材料的二氧化硅的厚度进一步缩减可逐渐变得不符合尖端集成电路的热功率要求，已开发其它替代方案，用于提升通道区的电荷载子迁移率，借以另外增强场效晶体管的总体效能。就这一点来说，一种有前途的方法是在通道区内产生特定类型的应变，理由在于硅中的电荷载子迁移率强烈取决于结晶材料的应变情况。例如，对于基于硅的通道区的标准晶体组态，P通道晶体管中的压缩应变分量可导致优越的电洞迁移率，借以提升P通道晶体管的切换速度及驱动电流。在基于硅的晶体管中，具有晶体结构如同硅但晶格常数稍高的半导体合金可用于在PFET晶体管的通道区中施加期望量的压缩应力。例如，可使用锗(Ge)浓度可变的硅/锗(SiGe)合金。SiGe或其他半导体合金可用于以两种不同方式制造改良型P通道FETs。一种方法的组成是将半导体合金内嵌于通道区的端部的主动区中。例如，在形成栅极电极结构后，可毗连主动区中的栅极电极结构侧向形成对应的凹部。从而形成的凹部接着可用硅/锗合金予以填充，其在硅材料上生长时，基本上经历内部压缩应变。此应变接着可在毗连的通道区中诱发对应的压缩应变分量。因此，过去已开发多个程序策略，以便在P通道晶体管的漏极与源极区中加入高应变硅/锗材料。上述方法中所使用的硅/锗或通称的半导体合金材料在下文中将分别称为“内嵌式SiGe＂或“内嵌式半导体合金＂。或者或另外，可将薄SiGe层直接沉积在单晶硅层，以便形成PFET用的SiGe通道。半导体合金层主要是提供用于调制P通道FET的功函数。由于结晶Si与SiGe之间的晶格不匹配，Si表面上生长的薄SiGe层为高应变，其提升半导体合金层中的电洞迁移率。根据某些制造技术，通道区中的薄SiGe层需用于调制P通道FET的功函数。例如，情况就是根据栅极先制高k/金属栅极程序的实现，尤其是长度等于或小于32纳米的栅极电极。一般而言，如上所述的SiGe或半导体合金层在下文中将分别称为“通道SiGe层＂或“通道半导体合金层＂。PFET制造期间使用如SiGe之类半导体合金时的已知问题是关于对应半导体结构表面曝露SiGe的部分形成“断续性(spotty)＂金属硅化物，也就是非连续性。较佳为镍硅化物(NiSi)的金属硅化物层是形成于半导体结构为了降低硅接触区的片电阻而呈电接触的表面部分上。然而，在对应于曝露SiGe的表面区而形成时，由于后续装置制造程序流程阶段期间半导体结构经受的热预算，已观察到硅化物层凝聚(agglomerate)以及团簇(cluster)。尤其是，如下文将阐明的是与SiGe形成界面(interface)的SiNi层，在形成SiNi层之后及/或形成受应力材料层于半导体结构曝露面顶部之后，于400-500℃温度范围进行加热步骤期间，倾向于凝聚成隔离团簇。图1a表示如遵循先前技术教义所产生，包括通道SiGe层的典型PFET中，断续性SiNi层的形成。图1a概要描述先进制造阶段中半导体结构100的剖面图。如图所示，装置100包含衬底101，如半导体材料等等，其上形成半导体层102。半导体层102通常由硅单晶所制成。半导体层102是侧切成多个主动区102a，要理解其为其中或其上有一个或多个晶体管形成的半导体区。为了方便起见，所示为单一主动区102a，其由浅沟槽隔离之类的隔离区102b予以侧向定界。取决于总体装置要求，衬底101以及例如初始提供作为硅材料的半导体层102，可在埋置型绝缘材料(图未示)直接形成于半导体层102下时，形成SOI(绝缘体上的硅)。在其它情况下，首先，当主体组态待用于装置100时，半导体层102代表衬底101的结晶材料的一部分。半导体结构100包括形成于主动区102a中及上的P通道FET150。晶体管150包括形成于主动区102a中的高掺杂漏极与源极区151。漏极与源极区151也包括扩展区151e，其为决定通道区155长度的区域。通常为SiGe层的半导体合金层104位于半导体层102上表面102u顶部。尤其是，SiGe层104是形成于主动区102a内硅层102的上表面102u上。半导体层102的上表面102u可对应主动区102a而内缩，以便容纳SiGe层104，如图1a所示。半导体合金层104是形成于硅上表面102u上，以至于其一部分包括于晶体管通道区155内，从而形成其一部分。因此，半导体合金104为通道半导体合金层。晶体管150更包括栅极电极结构160，栅极电极结构160形成于通道半导体合金层104上，尤其是其上或曝露表面104u。栅极电极160例如按照长度及宽度可具有适当的几何组态。例如，栅极长度，也就是，图1a中栅极电极结构160的电极材料162的水平扩展，可等于或小于50纳米。绝缘层161将栅极电极材料162实体并且电性隔离自晶体管150的通道区155。取决于栅极电极结构160的组态，可用不同方式形成绝缘层161及栅极电极材料162。例如，若栅极电极160为现有的氧化物/多晶本文档来自技高网...

【技术保护点】
一种形成经调整以形成为P通道FET的半导体结构的方法，该方法包含：形成包含至少一主动区的半导体层，该半导体层包含上表面；在该半导体层的该上表面上沉积半导体合金层；在该半导体合金层上形成栅极电极结构；移除该半导体合金层的一或多个预定部分，以便曝露该半导体层的一或多个表面部分；以及形成与该半导体层形成界面的金属硅化物层，该金属硅化物层形成是在移除该半导体合金层的该一或多个预定部分之后进行。

【技术特征摘要】
2013.03.04 US 13/783,5171.一种形成经调整以形成为P通道FET的半导体结构的方法，该方法包含：形成包含至少一主动区的半导体层，该半导体层包含上表面；在该半导体层的该上表面上沉积半导体合金层；在该半导体合金层上形成栅极电极结构；在该半导体层的该至少一主动区中形成源极与漏极扩展区；在该半导体层的该至少一主动区中形成该源极与漏极扩展区之后，移除该半导体合金层的一或多个预定部分，以便曝露该半导体层的一或多个表面部分；以及形成与该半导体层具有界面的金属硅化物层，该金属硅化物层是在移除该半导体合金层的该一或多个预定部分之后形成。2.如权利要求1所述的方法，其中该半导体层包含硅。3.如权利要求1所述的方法，其中该半导体合金层包含硅/锗合金。4.如权利要求1所述的方法，其中该半导体合金层具有范围6至10纳米的厚度。5.如权利要求1所述的方法，其中自该半导体合金层移除该一或多个预定部分包含该半导体合金层未位于该栅极结构下面的一或多个部分。6.如权利要求1所述的方法，其中移除该半导体合金层的该一或多个预定部分的该步骤包括进行等向性蚀刻。7.如权利...

【专利技术属性】
技术研发人员：S·弗莱克豪斯基，R·里克特，J·亨治尔，
申请(专利权)人：格罗方德半导体公司，
类型：发明
国别省市：开曼群岛;KY