保护元件及使用保护元件的半导体装置制造方法及图纸

一种保护元件及使用保护元件的半导体装置，在微波ＦＥＴ中，内在的肖特基结电容或ｐｎ结电容减小，这些结抗静电弱。但是，在微波器件中，存在连接保护二极管产生的寄生电容的增加导致高频特性恶化，不能使用上述方法的问题。在被保护元件的端子和ＧＮＤ端子之间连接由第一ｎ↑［＋］型区域－绝缘区域－第二ｎ↑［＋］型区域构成的保护元件。第一ｎ↑［＋］型区域柱状设于衬底深度方向，第二ｎ↑［＋］型区域形成与第一ｎ↑［＋］型区域的底部相对配置的板状。由此，可通过第一电流路径、第二电流路径使非常大的静电电流流向接地电位，可几乎不使寄生电容增加，而大幅衰减达到ＨＥＭＴ动作区域的静电能量。

【技术实现步骤摘要】

本专利技术涉及保护元件及使用保护元件的半导体装置，特别是涉及不使被保护元件的高频特性、计算处理速度恶化，大幅提高静电破坏电压的保护元件及使用保护元件的半导体装置。
技术介绍
在现有的半导体装置中，通常为了保护器件不受静电破坏，而采用在含有易静电破坏的pn结、肖特基结、电容的器件上并列连接静电破坏保护二极管这样的方法。图21表示现有半导体装置的静电破坏保护电路。即，在外部输入输出用结合焊盘301的附近形成pn结二极管D1、D2，将二极管D1的阳极侧与结合焊盘301连接，将阴极侧与电源电位Vcc连接，将二极管D2的阴极与结合焊盘301连接，将阳极与接地电位连接，另外，将从结合焊盘301延伸的电极配线302与由p型扩散区域形成的电阻区域303的一端连接，将电阻区域303的另一端与电极配线304连接，采用与内部电路连接的结构(例如参照专利文献1)。另外还公知有如下技术，如图22所示，在化合物半导体装置中，为大幅提高静电破坏电压，而在被保护元件的两端子间连接n+/i/n+结构的保护元件360。图示为由具有源极315、栅极317、漏极320的FET构成的开关电路装置，在输入端子-控制端子间、输出端子-控制端子间连接有保护元件360(例如参照专利文献2)。图23是集成电路装置(下称LSI)，在逻辑电路408的周围形成有保护元件区域407，图示为MOS型IC相对于静电等产生的过大电压的保护电路，是在逻辑电路408的周围配置有栅极接地p沟道型MOSFET401和栅极接地n沟道型MOSFET402的保护元件的所谓的CMOS缓冲电路型保护电路。连接于输入输出端子焊盘400的信号线403介由n沟道型MOSFET402与基准电压GND连接，且介由p沟道型MOSFET401与电源电压Vcc连接(例如参照专利文献3)。专利文献1特开平6-29466号公报专利文献2国际公开第2004/027869号目录第12图专利文献3特开平7-169918号公报通常为了保护器件不受静电破坏，而采用在被保护元件(器件)上并列连接如图21的pn结二极管的保护二极管的方法。但是，在微波器件中，连接保护二极管产生的寄生容量的增加导致高频特性劣化，不能采用该方法。特别是在用于卫星放送、手机、无线宽带等GHz带以上的微波用途的MESFET、HEMT(High Electron MobilityTransistor高电子移动度晶体管)等化合物半导体装置中，由于需要确保良好的微波特性，故栅极长度也构成亚微级，使栅极肖特基结容量极小。因此，静电破坏非常弱，含有将GaAsMESFET、HEMT集成化的MMIC，且在其处理时需要细心注意。另外，在音响、视频、电源用等频率数低的一般民用半导体中，为了提高静电破坏而被广泛采用的保护二极管具有pn结。即，通过使用保护二极管，寄生容量即使最小，也可以增大到数百fF以上，因此，存在上述化合物半导体装置的微波特性较大地劣化的问题。另一方面，在图22所示的开关MMIC中，为提高隔绝，在共通输入端子焊盘INPad周边、OUT-1Pad周边及OUT-2Pad周边设置n+型区域350。而且，将提高该n+型区域350和n+型杂质的离子注入形成的电阻R1、R2接近4μm配置。这些近接的n+型区域和配置于其间的绝缘区域(GaAs衬底)355一起构成保护元件360。保护元件360由于没有pn结，故与上述保护二极管相比，数fF和寄生电容小。但是，判断到从共通输入端子焊盘INPad输入的输入信号的一部分介由电阻R1泄漏到作为高频GND电位的控制端子焊盘Ctl-1Pad上。这是因为，为了提高保护效果，与控制端子焊盘Ctl-1Pad近接配置电阻R1。共通输入端子焊盘INPad跨过80μm的长距离与电阻R1近接配置。这种数fF程度的寄生电容造成的输入信号的泄漏在例如以MESFET为开关元件的开关MMIC中不成为问题。但是，特别是在与以接通电容小的HEMT为开关元件的开关MMIC连接时存在问题。虽说输入信号的泄漏仅为数fF，但相对于HEMT的小断开电容已超过了可以无视的级别。因此，给予高频特性影响，插入损失比未连接保护元件360时的插入损失劣化。另外，在如图23所示，在CMOS逻辑电路元件等LSI410中，伴随器件的微细化，构成逻辑电路408的基本元件即MOSFET的性能逐渐提高。即，向栅极长度缩短、栅极氧化膜变薄的方向前进，但成为对于其反面静电破坏弱的元件。因此，为对其进行保护，在逻辑电路408的周边配置具有多个保护元件的保护元件区域407。但是，由于保护元件的尺寸越大，保护效果越高，故目前相对于逻辑电路408的面积，保护元件区域407的面积过大，存在LSI410的成本增大的问题。另外，即使保护元件407的尺寸增大到某种程度以上，也产生作为保护元件动作不均匀，在保护效果上具有限制这样的问题。另外，当保护元件区域407大时，由于并列连接大的保护元件，故也存在具有保护元件的寄生电容使LSI410的计算处理速度降低的弊端。
技术实现思路
本专利技术是鉴于这样的问题产生的，本专利技术第一方面的保护元件，包括第一高浓度杂质区域，其具有柱状设于衬底的深度方向且大致平行于所述衬底的水平方向的第一侧面和大致平行于所述衬底垂直方向的第二侧面；第二高浓度杂质区域，其设于所述衬底的底部，一部分与所述第一高浓度杂质区域的所述第一侧面相对；绝缘区域，其配置于所述第一及第二高浓度杂质区域周围，将所述第一高浓度杂质区域与被保护元件的一个端子连接，在所述第二高浓度杂质区域上施加接地电位，通过在从所述第一侧面朝向所述第二高浓度杂质区域的所述绝缘区域形成的成为电子电流及空穴电流的路径的第一电流路径、和在从所述第二侧面朝向所述第二高浓度杂质区域的所述绝缘区域形成的成为电子电流及空穴电流的路径的第二电流路径，将施加于所述被保护元件的所述一个端子上的静电能量衰减。本专利技术第二方面的保护元件，包括槽，其沿衬底的深度方向设置；第一高浓度杂质区域，其至少设于所述槽的周围，具有沿该槽底部的第一侧面和沿该槽侧壁的第二侧面；第二高浓度杂质区域，其设于所述衬底的底部，一部分与所述第一高浓度杂质区域的所述第一侧面相对；绝缘区域，其配置于所述第一及第二高浓度杂质区域的周围，将所述第一高浓度杂质区域与被保护元件的一个端子连接，在所述第二高浓度杂质区域上施加接地电位，通过在从所述第一侧面朝向所述第二高浓度杂质区域的所述绝缘区域形成的成为电子电流及空穴电流的路径的第一电流路径、和在从所述第二侧面朝向所述第二高浓度杂质区域的所述绝缘区域形成的成为电子电流及空穴电流的路径的第二电流路径，将施加于所述被保护元件的所述一个端子上的静电能量衰减。另外，将多个所述第一高浓度杂质区域分别与所述被保护元件的多个端子连接。在所述槽内埋设导电材料。所述第二高浓度杂质区域至少设为所述第一侧面的大于或等于50倍的大小。所述第二电流路径的电流值为所述第一电流路径电流值的大于或等于两倍。所述第二电流路径从所述第二侧面确保形成大于或等于10μm的宽度。本专利技术第三方面的半导体装置，包括开关电路元件，其具备如下部件，即，具有连接于衬底上的动作区域的源极电极、栅极电极及漏极电极的至少一个FET、与所述FET的源极电极或漏极电极连接的至少一个输入端子、与所述本文档来自技高网...

【技术保护点】
一种保护元件，其特征在于，包括：第一高浓度杂质区域，其具有柱状设于衬底的深度方向且大致平行于所述衬底的水平方向的第一侧面，和大致平行于所述衬底垂直方向的第二侧面；第二高浓度杂质区域，其设于所述衬底的底部，一部分与所述第一高浓 度杂质区域的所述第一侧面相对；绝缘区域，其配置于所述第一及第二高浓度杂质区域周围，将所述第一高浓度杂质区域与被保护元件的一个端子连接，在所述第二高浓度杂质区域上施加接地电位，通过在从所述第一侧面朝向所述第二高浓度杂质区域的所 述绝缘区域形成的成为电子电流及空穴电流的路径的第一电流路径、和在从所述第二侧面朝向所述第二高浓度杂质区域的所述绝缘区域形成的成为电子电流及空穴电流的路径的第二电流路径，使施加于所述被保护元件的所述一个端子上的静电能量衰减。

【技术特征摘要】
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【专利技术属性】
技术研发人员：浅野哲郎，
申请(专利权)人：三洋电机株式会社，
类型：发明
国别省市：JP[日本]