本发明专利技术涉及一种静电放电防护器件。现有的可控硅ＳＣＲ防静电的效果不是非常理想。本发明专利技术在传统的可控硅ＳＣＲ基础上，在阱间Ｎ＋注入区的两侧设置有衬底保护浅壕沟隔离ＳＴＩ。阱区上方对应Ｎ＋注入区与Ｐ＋注入区之间、Ｎ＋注入区与衬底保护浅壕沟隔离ＳＴＩ之间、Ｐ＋注入与衬底保护浅壕沟隔离ＳＴＩ之间的位置设置有纵向多晶硅，纵向多晶硅与阱区之间设置有ＳｉＯ↓［２］氧化层。纵向多晶硅包括Ｐ＋注入多晶硅区、Ｎ＋注入多晶硅区和本征多晶硅区。本发明专利技术在不增加布局面积的情况下，静电电流的泄放电流的通道增加了，静电防护的性能提高了。同时可以通过改变本征多晶硅的长度调整该防护电路的触发电压值。
【技术实现步骤摘要】
本专利技术属于集成电路
，特别涉及一种利用多晶硅版图层次构造纵向静电电流泄放通道的静电放电防护器件。
技术介绍
静电放电是在一个集成电路浮接的情况下，大量的电荷从外向内灌入集成电路的瞬时过程，整个过程大约耗时100ns。此外，在集成电路放电时会产生数百甚至数千伏特的高压，这会打穿集成电路中的输入级的栅氧化层。随着集成电路中的MOS管的尺寸越来越小，栅氧化层的厚度也越来越薄。在这种趋势下，使用高性能的静电防护电路来泄放静电放电的电荷以保护栅极氧化层不受损害是十分必需的。静电放电现象的模式主要有四种人体放电模式(HBM)、机械放电模式(MM)、器件充电模式(CDM)以及电场感应模式(FIM)。对一般集成电路产品来说，一般要经过人体放电模式，机械放电模式以及器件充电模式的测试。为了能够承受如此高的静电放电电压，集成电路产品通常必须使用具有高性能、高耐受力的静电放电保护器件。为了达成保护芯片抵御静电袭击的目的，目前已有多种静电防护器件被提出，比如二极管，栅极接地的MOS管，其中公认效果比较好的防护器件是可控硅SCR(silicon controlled rectifier)。该防护器件的具体结构如图1和图2所示，P型衬底11上为阱区，阱区包括N阱12和P阱19。N阱12内顶部设有N+注入区14和P+注入区15，其中N+注入区14设置在远离P阱19的一端，P+注入区15设置在靠近P阱19的一端。P阱19内顶部也设有N+注入区17和P+注入区18，其中P+注入区18设置在远离N阱12的一端，N+注入区17设置在靠近N阱12的一端。阱间N+注入区16设置在N阱12和P阱19连接处上方，并跨接在N阱12和P阱19之间。所有注入区之间是用衬底保护浅壕沟隔离STI 13进行隔离。N阱12的N+注入区14和P+注入区15接电学阳极Anode，P阱19的N+注入区17和P+注入区18接电学阴极Cathode。在集成电路的正常操作下，静电放电保护器件是处于关闭的状态，不会影响集成电路输入输出接合垫上的电位。而在外部的静电灌入集成电路而产生瞬间的高电压的时候，这个器件会开启导通，迅速地排放掉静电电流。但是该可控硅SCR在恶劣的静电环境下防静电的效果不是非常理想，同时该可控硅SCR触发点电压值不能够灵活地调整。
技术实现思路
本专利技术的目的就是针对现有技术的不足，提供一种可以灵活调整触发点电压值，并且同时可以有效提高防护静电能力的静电放电防护器件。本专利技术的静电放电防护电路包括P型衬底，P型衬底上为阱区，阱区包括N阱和P阱。N阱和P阱内顶部均设有两个注入区，分别是N+注入区和P+注入区。其中N阱的N+注入区设置在远离P阱的一端，P+注入区设置在靠近P阱的一端；P阱的P+注入区设置在远离N阱的一端，N+注入区设置在靠近N阱的一端。阱间N+注入区设置在N阱和P阱连接处内顶部，并跨接在N阱和P阱之间。阱间N+注入区的两侧以及N阱和P阱的外端平行设置有衬底保护浅壕沟隔离STI。阱区上方对应N+注入区与P+注入区之间、N+注入区与衬底保护浅壕沟隔离STI之间、P+注入与衬底保护浅壕沟隔离STI之间的位置设置有纵向多晶硅，纵向多晶硅与阱区之间设置有SiO2氧化层。所述的纵向多晶硅包括P+注入多晶硅区、N+注入多晶硅区和本征多晶硅区。P+注入多晶硅区与N+注入多晶硅区间隔设置，中间为本征多晶硅区。N阱内对应N+注入多晶硅区以及与之相邻的本征多晶硅区侧壁的位置设置有多晶硅保护浅壕沟隔离STI；P阱内对应P+注入多晶硅区以及与之相邻的本征多晶硅区侧壁的位置设置有多晶硅保护浅壕沟隔离STI。所述的阱间N+注入区为镂空网格状，镂空部分内为阱区，对应镂空部分内阱区的上方设置有多晶硅孤岛，多晶硅孤岛与阱区之间设置有SiO2氧化层。本专利技术中的P型衬底、N阱和P阱采用现有的可控硅SCR对应的结构和工艺，SiO2氧化层和多晶硅层采用现有通用的淀积等工艺即可实现。本专利技术在传统SCR的结构基础上利用了多晶硅版图层次构造静电电流泄放通路。因此，在不增加布局面积的情况下，静电电流的泄放电流的通道增加了，静电防护的性能提高了。同时我们可以通过改变本征多晶硅的长度(P+多晶硅注入区和N+多晶硅注入区的间隔距离)来调整P-I-N结构的触发电压值，进而灵活调整该防护电路的触发电压值。附图说明图1为现有的可控硅SCR静电放电防护器件的剖面结构图；图2为图1的俯视结构图；图3为本专利技术一实施例的剖面结构图；图4为图3的平面结构图；图5为本专利技术另一实施例的剖面结构图；图6为图5的平面结构图。具体实施例方式结合说明书附图和一实施例对本专利技术做进一步说明。如图3和图4所示，本专利技术的静电放电防护器件包括P型衬底30，P型衬底上为阱区。阱区包括N阱31和P阱39。N阱31和P阱39上均设有两个注入区，分别是N+注入区36和P+注入区37。其中N阱的N+注入区设置在远离P阱的一端，P+注入区设置在靠近P阱的一端；P阱的P+注入区设置在远离N阱的一端，N+注入区设置在靠近N阱的一端。阱间N+注入区38设置在N阱31和P阱39连接处内顶部，并跨接在N阱31和P阱39之间。阱间N+注入区38的两侧以及N阱31和P阱39的外端平行设置有衬底保护浅壕沟隔离STI 32。N阱中的N+注入区和P+注入区之间、N+注入和衬底保护浅壕沟隔离STI 32之间、P+注入和衬底保护浅壕沟隔离STI 32之间的阱区的上方设置SiO2氧化层33，SiO2氧化层33上面设置纵向多晶硅34。纵向多晶硅34设置了三个区域P+注入多晶硅区34a、N+注入多晶硅区34c和本征多晶硅区34b，P+注入多晶硅区34a与N+注入多晶硅区34c间隔设置，中间为本征多晶硅区34b。阱区内，对应纵向多晶硅34边沿位置设置了多晶硅保护浅壕沟隔离STI 35。在N阱31内的多晶硅保护浅壕沟隔离STI 35的一个纵向侧壁和N+注入多晶硅区34c以及相邻的两个本征多晶硅区域34b的侧壁对应，另三个侧壁周围与N阱31内的N+注入区和P+注入区相邻接触。在P阱39内的多晶硅保护浅壕沟隔离STI的一个纵向侧壁和P+注入多晶硅区以及相邻的两个本征多晶硅区的侧壁对应，另三个侧壁周围与P阱39内的N+注入区和P+注入区相邻接触。阱区内，阱间N+注入区38与纵向多晶硅之间用衬底保护浅壕沟隔离STI 32隔离。这样相当于一个传统的SCR结构和很多个并联的P-I-N结构的多晶硅并联。当电学阳极输入正常信号电平时，该防护器件不会导通干扰芯片内部电路的正常工作。而在危险的静电信号到来的时候，本征多晶硅正向贯通从而泄放静电电流，从而使输入缓冲器能够抵御外界的静电冲击。结合说明书附图和另一实施例对本专利技术做进一步说明。如图5和图6所示，本专利技术的静电放电防护器件包括P型衬底50，P型衬底上为阱区，阱区包括N阱51和P阱59。N阱51和P阱59上均设有两个注入区，分别是N+注入区56和P+注入区57。其中N阱的N+注入区设置在远离P阱的一端，P+注入区设置在靠近P阱的一端；P阱的P+注入区设置在远离N阱的一端，N+注入区设置在靠近N阱的一端。阱间N+注入区58设置在N阱51和P阱59连接处内顶部，并跨接在N阱和P阱之间。阱间N+注入区58的两侧以及N阱和P阱的外端平行设置有本文档来自技高网...
【技术保护点】
利用纵向多晶硅增加静电泄放通道的静电放电防护器件，包括Ｐ型衬底，Ｐ型衬底上为阱区，阱区包括Ｎ阱和Ｐ阱，Ｎ阱和Ｐ阱内顶部均设有两个注入区，分别是Ｎ＋注入区和Ｐ＋注入区；其中Ｎ阱的Ｎ＋注入区设置在远离Ｐ阱的一端，Ｐ＋注入区设置在靠近Ｐ阱的一端；Ｐ阱的Ｐ＋注入区设置在远离Ｎ阱的一端，Ｎ＋注入区设置在靠近Ｎ阱的一端；阱间Ｎ＋注入区设置在Ｎ阱和Ｐ阱连接处内顶部，并跨接在Ｎ阱和Ｐ阱之间，其特征在于阱间Ｎ＋注入区的两侧以及Ｎ阱和Ｐ阱的外端平行设置有衬底保护浅壕沟隔离ＳＴＩ；阱区上方对应Ｎ＋注入区与Ｐ＋注入区之间、Ｎ＋注入区与衬底保护浅壕沟隔离ＳＴＩ之间、Ｐ＋注入与衬底保护浅壕沟隔离ＳＴＩ之间的位置设置有纵向多晶硅，纵向多晶硅与阱区之间设置有ＳｉＯ↓［２］氧化层；所述的纵向多晶硅包括Ｐ＋注入多晶硅区、Ｎ＋注入多晶硅区和 本征多晶硅区，Ｐ＋注入多晶硅区与Ｎ＋注入多晶硅区间隔设置，中间为本征多晶硅区；Ｎ阱内对应Ｎ＋注入多晶硅区以及与之相邻的本征多晶硅区边沿的位置设置有多晶硅保护浅壕沟隔离ＳＴＩ；Ｐ阱内对应Ｐ＋注入多晶硅区以及与之相邻的本征多晶硅区边沿的位置设置有多晶硅保护浅壕沟隔离ＳＴＩ。
【技术特征摘要】
【专利技术属性】
技术研发人员：崔强，韩雁，董树荣，刘俊杰，霍明旭，黄大海，常欣，
申请(专利权)人：浙江大学，
类型：发明
国别省市：86[中国|杭州]
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