本发明专利技术提供一种静电放电（ＥＳＤ）保护装置，其制造于位于堆叠半导体裸片的有源层之间的垂直空间中，因此利用原本将仅用于通信目的的空间。穿硅通孔（ＴＳＶ）的垂直表面区域用于吸收由ＥＳＤ事件引起的大电压。在一个实施例中，ＥＳＤ二极管形成于位于堆叠装置的所述半导体裸片的有源层之间的垂直ＴＳＶ中。此ＥＳＤ二极管可由所述堆叠的两个半导体裸片上的电路共享，因此节省空间并减少ＥＳＤ保护电路所需的裸片面积。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术大体上涉及用于半导体装置的静电放电(ESD)保护，且更明确地说，涉及 用于实现三维堆叠半导体装置中的ESD保护的系统及方法。
技术介绍
在穿硅堆叠(through silicon stacking，TSS)中，硅芯片经堆叠以形成三维电 子装置。在此类装置中，构造芯片之间的互连件。这些互连件常包括穿硅通孔(through silicon via, TSV)。经堆叠的芯片中的每一者上的每一电路需要电路的I/O端口上的ESD保护。不幸 的是，ESD保护电路在硅上具有相对大的占据面积。当现存电路在三维装置的多个芯片间 分割时，可分离所述电路(及其相应ESD保护)。因此，在每一芯片上提供ESD保护以保护 在不同芯片间分割的电路的每一部分。结果，ESD保护电路需要三维堆叠芯片上的甚至更 多的空间。
技术实现思路
ESD保护电路构造于三维堆叠装置的不同芯片上的有源层之间的垂直空间(例 如，穿硅通孔(TSV))中，因此利用原本将仅用于通信目的的空间。穿硅通孔的垂直表面区 域吸收大的ESD事件。在一个实施例中，半导体裸片包括在构造于衬底中的至少一个通孔内的至少一个 有源电路。在另一实施例中，ESD保护二极管在垂直维度上形成于堆叠裸片的有源层之间。 此ESD保护二极管可由所述堆叠的两个半导体裸片上的电路共享，因此节省空间并减少由 ESD保护电路需要的芯片面积。在又一实施例中，构造具有至少一个穿硅通孔(TSV)的半导体裸片。所述TSV含 有至少一个有源电路。所述半导体裸片与第二半导体裸片以平行组合堆叠，且所述TSV垂 直地定位于所述堆叠裸片的有源层之间。在又一实施例中，用于构造静电放电(ESD)保护电路的方法包括布置堆叠半导体 装置使得来自所述装置的一个半导体裸片的穿硅通孔(TSV)耦合到邻近半导体裸片。通过 使用此布置，来自所述半导体裸片中的至少一者的I/O衬垫可耦合到至少部分地构造于所 述TSV中的至少一者内的静电放电(ESD)保护电路。在再一实施例中，堆叠半导体装置包括彼此以平行关系定位的第一及第二半导体 裸片。所述装置还包括用于耦合所述经定位裸片的有源层的装置。所述耦合装置包括有源 元件。前文已相当广泛地概述了本专利技术的特征及技术优势，以便可更好地理解以下的详 细描述。在下文中将描述本专利技术的额外特征及优势，其形成本专利技术的权利要求书的主题。所 属领域的技术人员应了解，所揭示的概念及特定实施例可易于用作修改或设计其它用于执行本专利技术的相同目的的结构的基础。所属领域的技术人员还应认识到，所述等效构造并不 脱离如在所附权利要求书中陈述的本专利技术的精神及范围。当结合附图考虑时，从以下描述 将更好地理解据信为本专利技术所特有的新颖特征(关于其组织及操作方法两者)以及其它目 的及优势。然而，应明确理解，仅为说明及描述的目的而提供所述图中的每一者，且并不希 望将其作为本专利技术的限制的定义。附图说明为获得对本专利技术的更完整的理解，现结合附图参考以下描述。图IA及图IB说明常规ESD保护电路。图2A及图2B为展示一个实施例的横截面视图。图3A到图3G为展示用于构造图2A及图2B中所展示的装置的方法的实施例的横 截面视图。图4为展示又一实施例的横截面视图。 具体实施例方式图IA及图IB说明常规ESD保护电路。图IA展示装置10的一部分，其中I/O衬 垫11接受(例如)可随ESD事件发生的高电压或高电流放电。为保护电路14免受ESD事 件的不利影响，浪涌二极管(surge diode) 12将过量电压放电到Vdd。在一些状况下，(例 如)当不利的高电压(或电流)事件发生时，二极管100将过量电压放电到Vss或接地。通 常，二极管12、100极大。图IB展示具有P区段102及N区段101的典型二极管结构100。这些二极管结 构100是大的，以便处置ESD事件所涉及的相对大的电压。这些二极管中的一者通常与每 个I/O衬垫相关联。图2A及图2B展示本专利技术的一个实施例。图2A展示装置20，所述装置20具有彼此 呈堆叠的平行关系的裸片21及22，且具有ESD保护装置200。顶部裸片21的背面层21_1 定位于其表面层(有源层)21-2的顶部上。底部裸片22是以相同定向定位，其中其背面层 22-1位于其表面层(有源层)22-2的顶部上。注意，每一裸片可具有任何所要定向且仍可 应用本文中所教示的概念。穿硅通孔(TSV) 23构造于裸片21的有源表面21_2与裸片22的有源表面22_2之 间的背面层22-1中以视需要携载裸片间通信。这些通孔23中的一或一者以上经构造为具 有一个或一个以上二极管的垂直ESD保护装置(例如，装置200)。在此上下文中，垂直意味 着垂直于ESD保护装置200经设计用于保护的裸片的平面。垂直ESD保护装置200可完全 构造于一个芯片上，或部分地构造于两个邻近堆叠芯片中的每一芯片上。又，垂直装置200 无需精确地垂直于芯片21、22的纵向区域，而是可倾斜，或甚至部分地平行于所述区域中 的堆叠芯片21、22。图2B说明具有一对二极管201及202的一个此种垂直构造的装置200。图中展示 二极管201具有围绕N材料M的P材料27且图中展示二极管202具有围绕P材料27的 N材料26。绝缘体25将每一二极管201、202与半导体衬底观分离。图中展示电极连接件 29实现对N及P区段的接达。注意，虽然此实施例中正论述二极管，但是可视需要构造晶体管或其它有源元件。在一个实施例中，形成这些二极管201、202的硅的厚度在20微米与100微米之 间，因此使得二极管201、202相对大，且能够耐受静电放电(ESD)事件的电压。有效二极管 区域是通过使用围绕通孔的圆周的表面区域来增加，所述表面区域在一个实施例中可大体 上为圆柱形的。换句话说，在使用相同量的芯片“实际使用面积(real estate) ”时，使用三 维构造而非标准二维二极管构造可增加总体有源区域。注意，当如图2A中所展示堆叠裸片 21,22时，两个裸片21、22可共享ESD 二极管201、202的共同集合。并且，一个二极管可构 造于一个芯片上，而另一个二极管(或一个或一个以上二极管的其它部分)可构造于另一 个芯片上。图3A到图3G展示关于图2A及图2B中所展示的实施例的用于在穿硅通孔(TSV) 内构造二极管的方法的实施例。图3A展示通过蚀刻构造的通孔。接着，将绝缘体材料25沉积于硅30 (或其它半 导体材料)上方。图;3B展示将N材料沈沉积到两个二极管空间中在绝缘体材料25的顶部上。图3C展示从左侧二极管或空间选择性地蚀刻掉(在此实例中)N材料26。N材料 26保留于右侧二极管空间内。图3D展示将P材料27沉积于左侧二极管空间内且还将P材料27沉积于右侧二 极管空间内。图3E展示将N材料M沉积于左侧二极管空间及右侧二极管空间两者内。图3F展示抛光或以其它方式移除过量材料以产生PN 二极管及NP 二极管。在另 一实施例中，替代以上所述的NP 二极管及PN 二极管，NP晶体管及PN晶体管(或其它有源 元件)产生于“二极管空间”中。接着可以众所周知的方式制造有源层31的正常电路。氧化物沉积(未图示)使 所制造的电路绝缘。接着可形成接触件301、302、303及304使得二极管为可接达的。本文档来自技高网...
【技术保护点】
１．一种半导体裸片，其包含：至少一个有源电路，其位于构造于第一半导体裸片上的衬底中的至少一个通孔内。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：肯尼斯·卡斯考恩，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：US
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