无应力抛光的方法技术

一种清洗基片的方法包括接收一个基片并且在基片上表面应用无应力清洁工序。基片包括基本不含有与器件有关的平面化不均匀处和与器件无关的平面化不均匀处的上表面。此上表面也包括第一材料和形成于第一材料中的器件结构，器件结构由第二材料形成。器件结构有暴露的器件表面。器件表面具有第一表面粗糙度。也描述了无应力清洁基片的系统。

【技术实现步骤摘要】

技术介绍
方法
本专利技术通常涉及双镶嵌半导体制备方法，尤其涉及，在半导体制备方法中平面化部件和层的方法和系统。2、相关技术的描述双镶嵌制备方法在半导体制备中正在变得越来越普遍。在一个常用的双镶嵌制备方法中，先将一种或多种导电材料沉积于被组成图案的沟槽和通道中以形成所期望的电路互连，沟槽和通道形成于半导体基片或形成于半导体基片上的膜中。经常形成此导电材料的多余或过量部分。此导电材料的过量部分是多余的且不合需要的，并且为了制造镶嵌特征和为了随后步骤提供平坦的表面其必须被除去。经常，过量部分形成地并不均衡，具有相应于下面的层上形成的被组成图案的沟槽和通道的低凹区域和凸起区域。导电材料的过量部分一般通过化学机械抛光(CMP)和电化学抛光(ECP)(例如，蚀刻法)法和CMP与ECP结合法从半导体基片去除掉。这些方法中的每一个都有显著的缺点。通过实例，ECP一般具有相对较低的生产量，低均匀性并且不能有效地去除非导电材料。CMP是物理接触法，一般会遗留导电残余物，或导致各种材料的腐蚀，或导致非均匀地去除，并且不能适当地平面化互连和层间电介质(ILD)。CMP也会导致应力相关损失(例如，层间分层、剥离)以维持互联和ILD结构。CMP导致的应力损失由于新近使用的材料的非常弱的层间粘着力性能而进一步恶化(例如，低-k电介质材料)。减少CMP方法的物理压力以减少物理性应力可能经常导致难以接受的低生产率和其它差工艺性能参数。图1A显示了一个常用的半导体基片100。常用的CMP方法已经被应用于半导体基片100以基本上除去过量层并暴露下面的层104。层104包括在先前制备过程中形成的部件(例如，通道、沟槽，等)。过量层的一部分以非均匀层102的形式保留在半导体基片100表面上。此非均匀层102在最厚部分具有大于大约500埃的厚度。非均匀层102的多个高处102A-102E被图示出。举例来说，由高处102A包围的区域可以代表非均匀层102具有厚度大约少于100埃的区域。类似的，由高处102B包围的区域可以代表非均匀层102具有厚度在大约100埃到大约200埃之间的区域。由高处102C包围的区域可以代表非均匀层102具有厚度在大约200埃到300埃之间的区域。由高处102D包围的区域可以代表非均匀层102具有厚度在大约300埃到400埃之间的区域。由高处102E包围的区域可以代表非均匀层102具有厚度在大约400埃到大约500埃之间的区域。由高处102F包围的区域可以代表非均匀层102具有厚度大于大约500埃的区域。常用的CMP方法包括在半导体基片100的表面使用移动磨光垫。摩擦产生于磨光垫与在半导体基片100的表面中的材料之间。摩擦除去半导体基片100表面中的材料的一部分。每种在半导体基片100的表面上的材料与磨光垫具有不同的摩擦系数。举例来说，半导体基片100的表面可以包括氧化物(例如，氧化硅)和铜材料。氧化物与磨光垫具有第一摩擦系数，铜与磨光垫具有第二摩擦系数。第一摩擦系数一般不同于(即，高于或低于)第二摩擦系数。在第一和第二摩擦系数产生差异的地方，应力可以被施加到半导体基片100中。在两个不同的摩擦系数相遇的点或区域，应力可以基本集中。举例来说，当一个常用的CMP方法通过抛光铜层以暴露下面的氧化层时，压力变得集中在产生不同摩擦系数的区域(即，铜层和氧化层相遇的区域)。再次参考图1A，当磨光垫抛光过第一材料(即，暴露在下面的层104)到达第二材料(即，非均匀层102)时，摩擦系数改变。结果，抛光过程可以集中相当大的应力于半导体基片100上非均匀层最薄的地方(例如，区域102A)。区域102A可以具有相对较大的面积。结果，应力可以被传递到半导体基片100相对较大的部分。这些应力可以基本上平行(即，水平)于基本上平行于基片100表面的应力向量。这些应力也可以基本上垂直于与半导体基片100的表面基本垂直的应力向量。图1B显示了一个半导体基片100的详细的横断面视图。如图1A中所示，非均匀层102变得相对薄(例如，朝向外边界)例如在区域102A中，非均匀层变得更加易受由垂直和水平应力引起的损伤。举例来说，如果磨光垫朝着方向120相对于基片表面移动，非均匀层102的薄边缘区域102A可能通过由下面的层104与磨光垫之间产生的第一摩擦系数和非均匀层102与磨光垫之间产生的第二摩擦系数间的差异产生的水平应力被从下面的层104剥离。当非均匀层102从下面的层104上剥离时，连到非均匀层102上的部件112可以在垂直方向被剥离或压实。通过实施方式，部件112可以是一个充满了导电材料(例如，铜，铝，等)的通道从而与在下面的层116中的器件114接触。当导电材料被从通道112垂直剥离时，与设备114接触的区域基本上减少。图1C显示了有可能由常见的CMP方法导致的损伤132。由于第一摩擦系数(例如，层104与磨光垫之间)与通道112中的导电材料之间的第三摩擦系数间的差异，层104可以从通道112中的导电材料脱离。图1D显示了另一个由常见的CMP方法产生的损伤132的详细视图。如图1D所示，在通道112中的导电材料相对于层104轻微地变形。结果，层104的边缘134暴露出来。边缘134能进一步地在边缘上集中应力以致于导致层104的边缘从通道112中的导电材料上剥离。由于层104从通道112中的导电材料上剥离，因此在通道112中的导电材料和层104之间形成空隙132。空隙132在随后的制备过程中可能导致无数问题(例如，腐蚀，不重合，等)。空隙132也会基本减少与设备114接触的可靠性。如图1A-C中所示，由常见的CMP方法传递到顶层102和104的压力会损伤在下的一层或多层的部件112，114。鉴于前述，需要一种改进的、当最小化物理性应力以保留部件时能均匀且基本去除掉过量材料的平面化系统和方法。改进的平面化系统和方法应该适合于在半导体制备中使用并且应该适用于例如双镶嵌工序或其它半导体制备工序。专利技术概述概括地讲，本专利技术通过提供一种改进的基片清洁系统和方法来满足这些需要。值得高兴的是本专利技术可以用众多方式实现，包括方法、仪器、系统、计算机可读媒体或装置。本专利技术的一些创造性实施方式在下面描述。一个实施方式提供了一种清洁基片的方法。此方法包括接收基片并在此基片的上表面进行清洁的步骤。基片包括基本上不含与设备相关的平面化不均匀处和与器件无关的平面化不均匀处的上表面。上表面也包括第一材料和在第一材料中形成的器件结构，此器件结构由第二材料形成。此器件结构具有暴露的器件表面。此器件表面具有第一表面粗糙度。此器件结构可以在镶嵌(damascene)工序中形成。基本不含与设备相关的平面度不均匀处和与器件无关的平面不均匀处的顶表面可以包括被基本局部平面化和基本整体平面化的顶表面。清洁工序基本上将第一表面粗糙度降低到低于大约20埃。清洁工序可包括动态弯液面工序。清洁工序可以包括低下作用力(low down force)CMP工序。此低下作用力CMP工序可以包括使用低于大约1psi的下作用力。此清洁工序可以包括端点蚀刻工序。此清洁工序可以包括在基片表面使用刷子。此清洁工序进一步包括在基片表面施用湿蚀刻化学剂。此清洁工序可以进一步包括使用动态弯液面(dynamic 本文档来自技高网...

【技术保护点】
一种清洗基片的方法，包括：接收一个具有上表面的基片，上表面基本不含有与器件有关的平面化不均匀处和与器件无关的平面化不均匀处，上表面包括：第一材料；和形成于第一材料中的器件结构，此器件结构具有暴露的器件表面，器件表面具 有第一表面粗糙度，器件结构由第二材料形成；以及对上表面进行清洁工序。

【技术特征摘要】
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【专利技术属性】
技术研发人员：AD拜利三世，SP罗霍卡尔，Y金，S麦克拉基，
申请(专利权)人：兰姆研究有限公司，
类型：发明
国别省市：US[美国]