一种抗单粒子闩锁效应的标准单元设计方法技术

一种抗单粒子闩锁效应的标准单元设计方法，步骤如下：（1）在标准单元版图中进行阱接触保护带设计，即在标准单元版图中与阱接触相连并伸出到晶体管有源区两侧的区域设为保护带，并且在阱接触保护带上多打接触孔；（2）减小阱接触保护带的间距，阱接触保护带的间距（dWC）最大不超过4um；（3）增大NMOS和PMOS有源区的间距，NMOS和PMOS有源区的间距（dAA）不小于0.69um；（4）减小阱接触保护带距MOS管源极的距离，根据SMIC013MMRF工艺的设计规则，采用的第1、2和3层金属的节宽均为0.4μm，采用的单元高度为4.0μm，相当于10个金属层的节宽。本发明专利技术实现了抗单粒子闩锁效应的加固设计，代价小、易实现、可靠性高。

【技术实现步骤摘要】
一种抗单粒子闩锁效应的标准单元设计方法
本专利技术涉及一种抗单粒子闩锁效应的标准单元设计方法，属于CMOS集成电路空间单粒子效应防护技术。
技术介绍
空间单粒子闩锁效应主要出现在CMOS集成电路中，是由于其内部的寄生n-p-n-p结构引起的。CMOS工艺下寄生的闩锁结构如图1所示。在重离子轰击下，阱/衬底p-n结内会出现单粒子电流，引起阱内产生电压降，从而导致闩锁结构（NPNP）中的寄生三极管开启，形成正反馈回路，不断的增大电流，最终导致器件被烧毁。国内目前针对CMOS集成电路的抗单粒子闩锁设计加固大多面向0.18umCMOS工艺并采用保护环加固方法，首先工艺尺寸限制了抗辐射器件的工作速率和规模，其次保护环结构会造成版图布局的较大困难，大大增加单元的面积、寄生电容，降低电路速度。
技术实现思路
本专利技术技术解决方案：克服现有技术的不足，提供一种抗单粒子闩锁效应的标准单元设计方法，该方法是在不影响芯片设计流程的情况下，通过针对标准库单元版图高度、布局的优化设置以及保护带等加固措施合理的参数设计，实现抗单粒子闩锁效应的加固设计，代价小、易实现、可靠性高。本专利技术技术解决方案：抗单粒子闩锁的标准单元具体设计流程如下：（1）结合0.13umCMOS工艺特点，分析研究空间单粒子闩锁效应对CMOS集成电路的损伤机理，以及避免触发晶体管中寄生闩锁结构，降低发生闩锁效应概率的基本原理。（2）针对0.13umCMOS集成电路受空间单粒子闩锁效应影响的损伤机理，进行加固设计技术研究，确定加固设计方法。本专利技术针对标准单元的版图加固设计采用的主要方法：1）采用阱接触保护带设计，并且在保护带上多打接触孔；2）尽量减小保护带的间距；3）尽量增大NMOS和PMOS有源区的间距；4）减小阱接触保护带距MOS管源极的距离。（3）结合0.13umCMOS工艺本身抗单粒子闩锁的特点，通过计算和建模仿真分析，确定加固设计参数。本专利技术所采用加固方法的具体参数设置：1）保护带的间距最大不超过4um；2）NMOS和PMOS有源区的间距不小于0.69um。（4）结合抗单粒子闩锁的标准单元加固方法，确定抗辐射标准单元的版图高度以及金属节宽等设计参数。本专利技术抗辐射标准单元版图的主要设计参数：1）金属节宽为0.4μm；2）单元版图高度为4.0μm，相当于10个金属的节宽，这个单元高度，可容纳方案中的抗辐射手段。（5）通过结合抗单粒子闩锁效应加固设计参数以及单元版图高度等设计参数，对0.13umCMOS工艺标准单元版图进行重新设计，依据版图设计规则对版图布局布线进行优化。（6）针对设计完成的抗单粒子闩锁标准单元进行建模仿真分析，评估其功能性能及抗单粒子闩锁效应的能力。本专利技术与技术相比的优点在于：一种基于0.13umCMOS工艺的抗单粒子闩锁效应的标准单元设计方法，该方法是在不影响芯片设计流程的情况下，从标准库单元的物理版图层面实现抗单粒子闩锁效应的加固设计，实现代价小、可靠性高，可有效缓解空间单粒子闩锁效应对CMOS集成电路的影响，提升数字ASIC的抗辐射能力。所具备的优点如下：（1）目前国内抗辐射标准单元库的开发多基于0.18umCMOS工艺，而本专利是基于0.13umCMOS工艺实现标准单元的抗闩锁加固设计，基于该工艺抗辐射加固库可支撑更高工作速率和更大规模的抗辐照ASIC设计。（2）本专利技术抗闩锁标准单元的版图设计基于0.13umCMOS工艺，通过合理的版图高度设置，优化保护带间距以及晶体管间距等设计参数，在不影响单元正常功能和性能的前提下，进行较小的版图设计修改，最大程度提高单元的抗闩锁能力，代价小、易实现、可靠性高。（3）基于本专利技术设计的抗闩锁加固标准单元，可以进行单元版图的手动拼接布局布线，实现抗辐射电路的全定制设计，增加了设计的灵活性。（4）基于本专利技术设计的抗闩锁加固标准单元，可以利用标准的ASIC流程，支撑抗辐射ASIC的设计，降低抗辐射集成电路的开发成本。附图说明图1为体硅CMOS工艺中寄生的闩锁结构，其中a是体硅CMOS器件内部寄生的闩锁结构图，b是闩锁结构的等效电路；图2为阱接触保护带结构；图3为0.13umCMOS工艺标准单元版图；图4为抗辐射加固设计后单元版图；图5为发生闩锁电流波形图；图6为未发生闩锁电流波形图；图7为本专利技术抗单粒子闩锁的标准单元设计流程图。具体实施方式结合单粒子闩锁效应机理分析，避免闩锁效应的基本原理是：（1）减小阱/衬底寄生电阻。当阱/衬底p-n结内出现单粒子电流（IWELL）时，减小阱电阻（RWELL），相当于减小了阱内垂直寄生PNP晶体管发射极—基极间的电压降，从而降低了触发寄生PNP晶体管开启的风险；（2）破坏寄生双极管的特性，减小晶体管的电流增益。减小闩锁结构中寄生晶体管的增益，相当于降低了两个寄生晶体管的反馈环路电流增益，避免闩锁结构中正反馈回路电流的不断增大。针对空间单粒子闩锁效应对CMOS集成电路的损伤机理，本专利技术提出了一种基于0.13umCMOS工艺抗单粒子闩锁的标准库单元设计方法，具体设计方法如图7所示：（1）在标准单元版图中进行阱接触保护带设计，并且在保护带上多打接触孔；如图2所示，为标准单元版图阱接触保护带设计的实现结构图，在标准单元版图中与阱接触相连并伸出到晶体管有源区两侧的区域为保护带。保护带结构相当于在图1闩锁结构中的阱/衬底内增加了并联电阻，从而有效的降低了阱/衬底内寄生电阻值以及反馈环路增益，使得寄生PNP管的基极与电源电位非常接近，避免垂直寄生PNP的开启，以至形成正反馈回路，降低CMOS电路SEL的敏感度。同时版图中伸出的保护带与对应的阱接触相连接，可有效的吸收并泄放掉入射到晶体管内的能量粒子，从而减小因单粒子电流引起闩锁的风险。同时，在阱接触保护带上多打接触孔同样可以减小衬底电阻和阱电阻，图2中黑色方块为接触孔。阱接触保护带上接触孔越多，其并联的电阻值就越小。两个接触孔之间的最小距离是0.18um。（2）减小保护带的间距，实现合理的参数设置；图2中dWC是保护带的间距，尽量减小该间距，可有效的吸收入射到MOS管内部的能量粒子，降低能量粒子触发闩锁的概率。但保护带的间距过小，又会带来单元面积、延迟增大的性能影响，因此，综合考虑单元的性能和抗辐射防护能力，通过计算和TCAD建模仿真分析，在不影响单元功能性能的前提下，保护带的间距（dWC）最大不超过4um。（3）增大NMOS和PMOS有源区的间距，实现合理的参数设置；图2中dAA是PMOS和NMOS晶有源区的间距，增大该间距，相当于加大横向寄生NPN晶体管的基区宽度，从而降低了寄生三极管的增益，减小闩锁发生的概率。但MOS管有源区的间距越大，会造成单元版图高度增加、面积增大以及延迟增加等性能影响，同样，需综合考虑单元性能和抗辐射能力，通过计算和TCAD建模仿真分析，NMOS和PMOS有源区的间距（dAA）不小于0.69um。（4）减小阱接触保护带距MOS管源极的距离减小阱接触保护带距源极的距离，就等于减小衬底和阱的阻值，对于给定的电流，电阻值的降低相当于寄生PNP和NPN晶体管的发射极-基极电压降低，进而一起流过晶体管的电流减小，CMOS电路发生闩锁的正反馈作用就得到了减弱，从而降低了电路单粒子闩锁的敏感性。结合上述抗单粒子闩本文档来自技高网...

【技术保护点】
一种抗单粒子闩锁效应的标准单元设计方法，其特征在于实现步骤如下：（1）在标准单元版图中进行阱接触保护带设计，即在标准单元版图中与阱接触相连并伸出到晶体管有源区两侧的区域设为保护带，并且在阱接触保护带上多打接触孔，阱接触保护带上接触孔越多，其并联的电阻值就越小；（2）减小阱接触保护带的间距，阱接触保护带的间距（dWC）最大不超过4um；（3）增大NMOS和PMOS有源区的间距，NMOS和PMOS有源区的间距（dAA）不小于0.69um；（4）减小阱接触保护带距MOS管源极的距离，采用的第1、2和3层金属的节宽均为0.4μm，采用的单元高度为4.0μm，相当于10个金属层的节宽。

【技术特征摘要】
1.一种抗单粒子闩锁效应的标准单元设计方法，其特征在于：基于0.13umCMOS工艺，实现步骤如下：(1)在标准单元版图中进行阱接触保护带设计，即在标准单元版图中与阱接触相连并伸出到晶体管有源区两侧的区域设为保护带，并且在阱接触保护带上多打接触孔，阱接触保护带上接触孔越多，其并联的电阻值就越小；(2)减小阱接触保护带的间距，阱接触保护带的间距(dWC)最大不超过4um；(3)增大NMOS和PMOS...

【专利技术属性】
技术研发人员：周国昌，巨艇，赖晓玲，王轩，张健，
申请(专利权)人：西安空间无线电技术研究所，
类型：发明
国别省市：陕西;61