CMOS芯片的闩锁效应测试方法和系统技术方案

本发明专利技术提供了一种ＣＭＯＳ芯片的闩锁效应测试方法和系统，应用于具有电源管脚、接地管脚、输入管脚、输出管脚及悬空焊垫的芯片，该方法可以包括：将待测芯片的电源管脚和输入管脚上电；所述输入管脚包括：时钟管脚、重启管脚、测试模式管脚，及其他处于输入状态的Ｉ／Ｏ管脚；确定待测芯片的被测管脚；通过重启管脚，将待测芯片重启，使其悬空的Ｉ／Ｏ焊垫状态确定；通过被测管脚对待测芯片进行闩锁效应测试。本发明专利技术实现在不增加外围电路的情况下有效避免具有悬空Ｉ／Ｏ焊垫的待测芯片电源管脚与地之间产生的不稳定的大电流，使待测芯片的闩锁效应测试结果不会受到影响。

【技术实现步骤摘要】

本专利技术涉及电路测试领域，特别是涉及一种CMOS芯片的闩锁效应测试 方法和系统。
技术介绍
在CMOS ( Complementary Metal Oxide Semiconductor,互孑卜金属IU匕4勿半 导体)集成电路(IC: Integrated Circuit)产品中，闩锁(latch up)特性是产 品可靠度中一项十分重要的因素，因而，许多集成电路产品在出厂前均需进行 闩锁测试。目前，业界对IC进行闩锁效应测试，绝大多数都是依据JESD78A 标准进行静态的闩锁效应测试。基本测试方法包括正电流测试，负电流测试和 过电压测试三种。在进行闩锁效应测试时，将待测芯片所有的电源管脚(pin)上电，在所 有输入管脚全置高电平和全置低电平这两种状态下进行测试。这种测试方法对 于大多数IC的闩锁效应测试都是适用的。但是， 一些IC在确定与外部连接时，由于外封装管脚数量限制， 一些焊 垫(pad)是悬空在封装之内的。那么，当正常上电时，由于输入焊垫悬空， 会导致该悬空的输入焊垫非固定电平，芯片反向器的pnp管和npn管则可能同 时导通，从而在电源到地之间产生不稳定的大电流，影响对该本文档来自技高网...

【技术保护点】
一种ＣＭＯＳ芯片的闩锁效应测试方法，其特征在于，所述芯片具有电源管脚、接地管脚、输入管脚、输出管脚及悬空焊垫，所述方法包括以下步骤：　将待测芯片的电源管脚和输入管脚上电；所述输入管脚包括：时钟管脚、重启管脚、测试模式管脚，及其他处于输入状态的Ｉ／Ｏ管脚；　确定待测芯片的被测管脚；　通过重启管脚，将待测芯片重启，使其悬空的Ｉ／Ｏ焊垫状态确定；　通过被测管脚对待测芯片进行闩锁效应测试。

【技术特征摘要】

【专利技术属性】
技术研发人员：宋鑫欣，
申请(专利权)人：北京中星微电子有限公司，
类型：发明
国别省市：11[中国|北京]